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PCB设计中有诸多需要考虑到安全间距的地方。在此，暂且归为两类：一类为电气相关安全间距，一类为非电气相关安全间距。
1.电气相关安全间距：
导线之间间距
据主流PCB生产厂家的加工能力，导线与导线之间的间距不得低于最小4mil。最小线距，也是线到线，线到焊盘的距离。从生产角度出发，有条件的情况下是越大越好，一般常规在10mil比较常见。
2022-09-10 00:30:01
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应用于nios中的FIFO程序及连接图，开发环境为quartus
2017-05-13 20:10:01
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FIFO设计的参考文档
Project name : Fifo
-- Project description : Fifo controller Unit
工程名 : FIFO.VHD
2017-09-03 20:17:01
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异步FIFO结构设计简介
2013-11-02 18:56:01
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这是FIFO程序，开发工具是ISE或QUartus。
2013-12-28 07:12:02
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同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合
2014-12-03 03:20:01
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FIFO电路(first in，first out)，内部藏有１６ｂｉｔ×１６ｗｏｒｄ的Dual port RAM，依次读出已经写入的数据。因为不存在Address输入，所以请自行设计内藏的读写指针。
2016-02-06 10:01:02
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fifo vhdl源码，高可靠性，带有格雷码同步，有需要可依进行参考！
2014-01-20 23:04:01
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simulation fifo protocol
2017-04-06 20:58:02
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FIFO的设计，是关于异步的，不错的硬件描述，建议大家好好看看
2017-04-08 10:13:02
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FIFO 源程序，verilog HDL实现，自己验证过，没问题
2013-12-19 14:10:05
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This is a FIFO in VHDL Code
2017-08-23 20:52:02
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FIFO先进先出原理图解，及两个模型的源代码。
2016-09-21 20:27:45
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设计一个FIFO是ASIC设计者遇到的最普遍的问题之一。本文着重介绍怎样设计FIFO——这是一个看似简单却很复杂的任务。
一开始，要注意，FIFO通常用于时钟域的过渡，是双时钟设计。换句话说，设
2023-10-14 00:50:02
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国外网上的FIFO模块读和写的VERILOG程序。实用程序。
2023-11-05 11:50:02
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基于FPGA的非对称同步FIFO设计
基于FPGA的非对称同步FIFO设计-FPGA-based design of non-symmetric synchronous FIFO
2023-12-06 21:20:01
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异步FIFO结构，FPGA设计中FIFO结构的设计具体讲解
2024-02-19 07:30:01
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详细描述了异步FIFO的用法，非常强大，很实用。对使用异步FIFO很有帮助。
2025-02-22 20:40:02
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FIFO_synchronous 同步FIFO
2025-04-19 08:30:03
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fifo,VHDL源码，模块化设计，适用于很多场合。
2025-06-04 20:00:02
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