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最完整最实用的8051的软核，用VHDL语言编写全部原代码，并有详细的注释介绍，对开发增强型多功能单片机或RSIC单片机内核和单片机SOC应用非常有参考价值
2014-01-15 07:52:02
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本专题之研究，为使用硬件描述语言VHDL规划成自己所需要的硬件控制电路，配合上FPGA可程序化硬件设备中的相关模组，而发展出一套数位电子钟之控制器实现。
2015-08-16 00:31:01
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这是我电子线路测试的作业，在FPGA板上实现数字钟，（Max2环境）采用VHDL语言编写，非常适合初学者。具备24小时计时，校时，低高音整点报时，定时和多重功能选择的功能。
2015-08-28 20:19:02
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Used for verilog or vhdl designer. Good study data for ASIC newhand.
2014-01-09 08:44:09
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Both VHDL and Verilog versions are supplied.
2017-03-11 20:11:02
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基于FPGA的信号采集及频谱分析，用VHDL编写，压缩包里是Quartus下的工程。AD采样用状态机实现，并存入LPM_RAM。设计了一个UART模块（也是状态机实现的），可将数据发到ＰＣ机上。
2017-09-26 10:20:02
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华为verilog教程，非常精简的教程，特别适合有VHDL基础想转学verilog的人做参考书，每一章节都恰到好处的把内容讲清楚又没有过多的不相关内容影响查阅速度
2023-02-21 00:40:02
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Altera公司的免费PLD开发软件Altera公司的免费PLD开发软件，界面与标准版的MaxplusII完全一样，只支持MAX7000和MAX3000系列器件，本身支持不复杂的VHDL和Verilog
2023-04-16 18:20:02
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以CPLD 为器件，采用VHDL 语言，设计了51 单片机与32 位PCI 总线以太网控制器RTL8029 之间的接口逻辑， 实现了8 位单片机与32 位以太网控制器之间的通信。
2023-12-28 16:40:02
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设计了以CPLD 为核心处理芯片的多路数据采集系统，按照正确的时序直接
控制AD676和双端口RAM的工作, 所有这些功能都采用VHDL语言进行描述。
关键词：CPLD, AD676, V
2024-02-24 21:00:04
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以CPLD 为器件，采用VHDL 语言，设计了51 单片机与32 位PCI 总线以太网控制器RTL8029 之间的接口逻辑， 实现了8 位单片机与32 位以太网控制器之间的通信。
2024-03-12 09:30:01
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在Max+Plus II 环境下用VHDL 完成了电梯状态控制核心程序的设计和编程。并用
Synplify Pro 综合软件对程序进行了优化综合。通过三层电梯控制系统的仿真和实验模拟，表明了此方
2024-04-12 09:00:01
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适用于数字通信系统设计的4阶m序列生成方案，基于VHDL实现，支持灵活配置输出不同阶数的序列，可作为Gold码生成的核心模块使用，具备良好的可扩展性和硬件兼容性。
2026-01-28 17:31:30
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用vhdl语言描写，以及matlab仿真，testbench，以及在xinlinx上的综合。
2013-12-16 22:38:04
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摘要：介绍了基于可编程逻辑器件CPLD和直接数字频率合成技术（DDS）的三相多波形函数发生器的基本原理，并在此基础上给出了基于CPLD的各模块设计方法及其VHDL源程序
2015-10-28 10:58:01
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极经典的testbench书写入门书籍，能够让初学者在短时间内掌握testbench的书写步骤，对testbench有一个初步的认识，这是一个verilog方面的，没找到verilog就选了开发环境为vhdl
2013-12-13 04:18:01
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在通信过程中完全遵守RS232 协议，给出了发送模块的vhdl源代码。
2014-01-25 06:39:16
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采用Lattice公司的PLD器件ISPLSI1032，基于VHDL描述语言设计了一种MCS一5I单片机与
PLD可编程逻辑器件的接口电路，该接口电路具有体积小、性能可靠、开发便捷、所需外围元件
2023-10-21 16:40:01
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[学习要求]可利用简单的VHDL语法进行简单组合逻辑电路和时序逻辑电路的设计。
[重点与难点]
重点：基于真值表的组合逻辑电路的设计； 基于状态机的时序电路的设计。
难点：基于
2024-02-18 22:20:02
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本系统以CPLD 为控制核心，在MAX+PLUSII 环境下采用VHDL 语言实现了系统接口及测频电路。该系统具有集成度高、灵活性强、
2024-03-08 12:30:01
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