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你必须知道的495个C语言问题

64位机上的64位类型是什么样的? main() 的正确定义是什么? void main() 正确吗? 是不是对C有很多的疑问,看了本文,你就会知道更多。
2024-03-15 06:50:01 下载 5 查看 4,443
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这是介绍ADS使用的文档

这是介绍ADS使用的文档,包括如何设置,具体的功能是什么
2017-01-14 00:45:02 下载 54 查看 1,062
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802.16信道仿真模型

我也不知道这是什么。看不懂,为了积分呀。。。。
2016-04-22 10:45:02 下载 1 查看 28
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MT41K256M16

MT41K256M16 DDR3L SDRAM (1.35V) is a low voltage version of the DDR3 (1.5V) SDRAM.
2022-10-27 13:00:02 下载 6 查看 2,903
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CPU:S3C44B0X FLASH:HY29LV160BT 2M SDRAM:HY57V641620 8M 2 COM USB1.1 PDIUSBD12 NET RTL8019AS JTAG 14P

CPU:S3C44B0X FLASH:HY29LV160BT 2M SDRAM:HY57V641620 8M 2 COM USB1.1 PDIUSBD12 NET RTL8019AS JTAG 14PIN
2014-01-19 20:54:01 下载 75 查看 1,163
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利用actel公司的proasic3系列FPGA A3P030,VHDL编程,实现对LCD模块1602C的显示控制

利用actel公司的proasic3系列FPGA A3P030,VHDL编程,实现对LCD模块1602C的显示控制.已经调试通过.已经形成模版,可以进一步使用开发.
2013-08-12 11:00:02 下载 39 查看 1,140
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通过对用硬件描述语言VHDL表示的某个专用部件(如中断控制器、差错控制码编码/译码器

通过对用硬件描述语言VHDL表示的某个专用部件(如中断控制器、差错控制码编码/译码器,此为译码器)的代码分析,构建它的逻辑结构,加深对相关部件设计技术的理解。 试验平台:MaxPlusII
2015-04-08 00:15:02 下载 111 查看 1,065
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布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.

布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
2015-05-20 20:14:02 下载 81 查看 1,094
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VHDL语言编写的中断模块,是个一般性的设计,可以很容易修改到你自己的设计中去.

VHDL语言编写的中断模块,是个一般性的设计,可以很容易修改到你自己的设计中去.
2015-06-03 20:22:01 下载 40 查看 1,104
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这是一个用VHDL层次化设计的一个九九乘法表源文件,还包含仿真波形

这是一个用VHDL层次化设计的一个九九乘法表源文件,还包含仿真波形
2013-12-18 07:09:11 下载 159 查看 1,118
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VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。

VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。
2015-06-16 20:53:01 下载 132 查看 1,199
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EDA技术与VHDL语言.值得一看的好书啊.里面的论述很详细的.记得顶两下啊

EDA技术与VHDL语言.值得一看的好书啊.里面的论述很详细的.记得顶两下啊
2015-07-26 00:08:02 下载 140 查看 1,129
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1.AD0809转换器的vhdl实现 2.用状态机来实现不同状态的动态切换

1.AD0809转换器的vhdl实现 2.用状态机来实现不同状态的动态切换,思路明晰简单实现。 3.内含注释,易于修改和理解 4.对数码管的动态扫描,显示
2014-01-06 22:35:01 下载 40 查看 1,124
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多功能电子时钟的VHDL源代码。使用MAX+PLUS II进行编译。该文档有详细的说明和程序注释。

多功能电子时钟的VHDL源代码。使用MAX+PLUS II进行编译。该文档有详细的说明和程序注释。
2015-09-04 10:02:01 下载 147 查看 1,081
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此文是一个完整的字符发生器的设计及设置,文中有完整的vhdl代码及原理图.

此文是一个完整的字符发生器的设计及设置,文中有完整的vhdl代码及原理图.
2013-12-30 01:58:02 下载 173 查看 1,090
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这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流

这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
2013-12-04 06:52:01 下载 76 查看 1,171
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多种设计输入方法 – Quartus II • 原理图式图形设计输入 • 文本编辑 – AHDL, VHDL, Verilog • 内存编辑

多种设计输入方法 – Quartus II • 原理图式图形设计输入 • 文本编辑 – AHDL, VHDL, Verilog • 内存编辑 – Hex, Mif
2014-01-04 19:03:07 下载 171 查看 1,095
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VHDL 实现DDS的数字移相信号发生器的设计代码.直接解压打开就可以运行..自己写的代码

VHDL 实现DDS的数字移相信号发生器的设计代码.直接解压打开就可以运行..自己写的代码
2014-01-08 02:44:01 下载 115 查看 1,092
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基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器

基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器
2014-01-17 07:19:12 下载 121 查看 1,106
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Circuit Design with VHDL 美国麻省理工学院的经典教材 而且最重要的是已经经过去保护的

Circuit Design with VHDL 美国麻省理工学院的经典教材 而且最重要的是已经经过去保护的,可以复制,可以打印,给大家分享!
2016-03-16 10:32:01 下载 152 查看 1,127
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