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opb接口sdram控制器源码，标准参考设计，verilog语言
2013-12-22 07:39:01
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sdram控制器的开发程序，还有文档，可以参考以下
2013-12-21 19:41:01
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HY57V561620,sdram芯片，大家参考用。
2016-10-11 10:15:02
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vhdl 编写的sdram controler, 双通道
2016-10-23 20:21:02
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sdram 控制器的verilog 实现，包括用户逻辑和控制器的设计
2013-12-12 04:44:02
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SDRAM存取控制器设计书，包含标准的SDRAM读写控制功能，和自动刷新功能。对VHDL设计初学者很有帮助。密码MMCTEAM。
2017-02-20 10:33:01
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FPGA设计的SDRAM控制器，有仿真代码，已通过验证
2017-05-23 10:19:02
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基于FPGA的SDRAM串口实验，verilog语言编写
2022-04-26 16:30:02
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SDR SDRAM控制器提供了一个符合工业标准的SDR SDRAM的简单接口，该控制器可以使用Verilog HDL 或者VHDL语言来实现，同时针对Altera的APEX构架进行了优化
2025-01-16 17:30:02
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C5509与SDRAM的接口设计，
2025-05-10 05:00:01
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DM642 SDRAM读写测试程序，用于验证SDRAM的读写功能是否正常。该程序已在CCS3.3版本上成功验证，确保其稳定性和可靠性。适用于需要进行SDRAM功能测试的开发人员。
2025-12-14 17:31:35
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基于Cyclone II系列FPGA实现SDRAM控制器，采用硬件描述语言构建高效内存访问逻辑，通过蜂鸣器将数据以莫尔斯码形式输出，展现底层硬件与信号处理的结合能力。
2026-01-12 09:35:41
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ALLEGRO 约束规则设置步骤（以DDR 为例）
2013-06-28 09:08:45
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ALLEGRO 约束规则设置步骤（以DDR 为例）,同样为pdf格式方便大家下载使用
2013-09-03 22:30:01
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ddr2 controller, verilog source code from xilinx
2014-09-11 03:29:04
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xilinx ddr3最新VHDL代码,通过调试
2016-02-20 20:19:01
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SEED-DaVinci_EVM ddr 开发源代码
2013-12-30 16:14:01
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DDR5最新规范：JESD79-DDR5 Proposed Rev0.1
DDR5最新规范：：JESD79-DDR5 Proposed Rev0.5C
2021-11-30 14:30:01
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3.DDR布线细节
i.MX6DDR的布线，可以将所有信号分成3组：数据线组、地址线组和控制线组，每组各自设置自己的布线规则，但同时也要考虑组与组之间的规则。
2022-07-05 20:40:01
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2022-07-05 21:40:02
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