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Verilog HDL课件，有常见问题说明
2013-12-21 05:35:06
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Verilog HDl代码，学习一颗看一下
2014-01-15 05:21:01
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verilog HDL语言，对于超大规模集成电路开发学习非常有好处
2016-10-15 20:33:02
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Verilog HDL源码，显示器段数码管数字累加，测试通过
2016-11-23 10:20:02
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verilog HDL语言，线性CCD1501D驱动程序，基于FPGA，其他线性传感器可参照修改。
2017-04-08 10:49:01
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2022-09-26 22:50:02
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ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式。
2023-02-24 08:40:02
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Active-HDL是集成VHDL，Verilog，EDIF，System C开发环境美国、内华达州－提供ASIC及FPGA先进设计工具以及混合语言模拟的领导厂商－Aldec,Inc.
2023-04-16 17:50:02
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ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
2023-06-06 15:50:07
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完整的设计资料，可以使你从软件的设计方面更加的了解硬件描述语言的架构及其设计层次
2023-12-16 07:30:01
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HDL设计风格，初学者的好习惯养成。
2024-01-08 22:10:01
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I2c 接口源码，通过uart 收发查看数据是否正确。
2024-11-06 10:10:01
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->HDL.rar
2025-01-09 00:00:01
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关于HDL的学习参考，很有用，发出来给大家学习参考用
2025-04-15 01:00:01
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verilog HDL，讲的很全面，适合初学者和有经验者学习
2025-05-06 19:50:01
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本资料可作为学习verilog的入门资料，其中对verilog的各项基本概念都有清晰的介绍
2025-11-18 14:21:27
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ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
2014-03-30 12:22:13
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ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
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ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式。
2014-03-30 12:22:14
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16位CRC：生成CRC16表(256项)，用于快速查表计算
// 在程序初始化时就先调用，预先生成CRC16Tab[256]查表数据
2014-12-04 21:39:02
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