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基于FPGA的PCI总线接口桥接逻辑设计.rar

突发访问方式,突发长度为8至128个双字长度,核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8,容量为6000个逻辑宏单元,速度为-8,编译后系统速度可以达到80MHz
2013-07-24 07:50:01 下载 46 查看 1,121
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基于FPGA的PCI总线接口桥接逻辑

突发访问方式,突发长度为8至128个双字长度,核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8,容量为6000个逻辑宏单元,速度为-8,编译后系统速度可以达到80MHz
2013-05-22 10:30:02 下载 61 查看 1,127
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改善基于微控制器的应用的瞬态免疫性能

此范围内的栅极长度能产生和响应上升时间在次纳秒范围内(或超过300 MHz 的等同带宽)的信号。因此, MCU 能够响应进入其引脚的ESD 或EFT 信号。
2013-11-09 00:12:01 下载 55 查看 1,121
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RF WCDMA 基准比较测试白皮书

当准备好工作后,你走出家门,使用一个315MHz的FSK发射机来打开车锁。坐到车里,驶上道路,你又可以享受无线电收音机所提供的没有广告的娱乐节目。稍后,你会通过蓝牙耳机会与车内的3G手机建立连接。
2013-10-09 02:40:01 下载 31 查看 1,096
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短波治疗仪功放电路设计

该系统利用E类高效功放电路作为射频信号源,通过 Pspice软件将设计的E类功放仿真验证,实现输出频率为2712MHz,输出最大功率50W的射频信号源发生电路。
2022-03-24 12:00:02 下载 3 查看 7,998
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双4G无线工业路由器 USR-G808_V1.0.11

1,产品简介

USR-G808是一款双4G无线工业路由器,提供了一种用户通过WIF1或是网口接入4G网络的解决方案.产品采用商业级高性能嵌入式CPU,工作频率高达580MHz,基于多样的硬件接口

2022-05-01 08:30:02 下载 3 查看 7,710
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基于SX1278的水表端无线抄表控制器

当SX1278工作在LoRa模式时,能获得超过-148dBm的高灵敏度,并集成+20dBm的功率放大器,通信距 5km.SX1278频率范围137 ~ 1020MHz,带宽7.8-37.5kHz,数据传输速率
2022-06-19 15:30:02 下载 5 查看 6,433
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WCDMA基站射频电路及天线的设计

在此基础上,优化设计了适用于WCDMA基站的宽频带微带天线,并对其进行了加工、测试和分析,仿真和测试结果均表明,该天线-10dB回波损耗带宽为520MHz,天线在2GHz的增益为7.88dBi,满足WCDMA
2022-06-20 10:30:02 下载 2 查看 8,758
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CPCI标准(中文版)

每个总线段又由8个CPCI插槽组成(33MHZ情况),板中心间距20.32mm(0.8inch)。每个CPCI总线段包括一个系统槽和最多7个外围设备槽。
2022-07-09 00:40:02 下载 9 查看 2,486
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基于FPGA的PCI总线接口桥接逻辑

突发访问方式,突发长度为8至128个双字长度,核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8,容量为6000个逻辑宏单元,速度为-8,编译后系统速度可以达到80MHz
2023-06-11 16:30:13 下载 7 查看 4,754
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MP3音频解码器的FPGA原型芯片设计与实现.rar

MP3硬件解码器在Stratix II EP2S180器件内的资源利用率约为5%,其中组合逻辑查找表ALUT为7189个,寄存器共有4024个,系统频率可达69.6MHz,充分满足了MP3解码过程的实时性要求
2023-06-27 11:30:04 下载 6 查看 6,310
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基于FPGA函数信号发生器的设计与实现.rar

论文最后给出了系统的测量结果,并对误差进行了一定分析,结果表明,可输出步进为0.01Hz,频率范围0.01Hz~20MHz的正弦波、三角波、锯齿波、方波,或0.01Hz~20KHz的任意波。
2023-06-27 18:10:03 下载 4 查看 5,497
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基于FPGA的数据实时无损压缩系统设计.rar

经过仿真及相关实验,所设计的硬件压缩电路在24MHz的时钟频率下,实时压缩速率为每秒1M个数据样本,每个样本为12bit,对测试数据压缩比一般为25%左右,存储容量为1G bit,能够满足某些系统的实时要求
2023-09-27 01:40:01 下载 1 查看 2,810
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无线信道中删信删余RS码编译码器的设计与FPGA实现.rar

)的6种删信删余码,对其编码器进行了设计与FPGA实现;同时,针对传统的RS译码器不能纠正删除的缺点,本文采用ME算法设计了一种能纠错纠删的RS译码器,并进行了FPGA实现,该译码器能稳定地工作在80MHZ
2023-10-02 12:00:02 下载 9 查看 7,243
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基于FPGA的PCI总线接口桥接逻辑设计.rar

突发访问方式,突发长度为8至128个双字长度,核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8,容量为6000个逻辑宏单元,速度为-8,编译后系统速度可以达到80MHz
2023-10-02 15:30:02 下载 3 查看 4,625
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基于FPGA的神经网络数据估计器的设计.rar

实验结果表明:该估计器的运行频率达到了33MHz,最大误差达到了7.8%,基本能满足测控系统对测量数据误差的要求,可以应用到实际系统中去,进一步提高测控系统的测控精度以及可靠性,具有重要的实际意义。
2023-10-03 11:00:02 下载 4 查看 8,912
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基于FPGA的绝对时间同步系统的设计研究.rar

在分析了外部时间基准的特点之后,本研究提出了用外部时间基准校正本地原子钟时间基准的输出,通过秒脉冲同步产生上升沿和国际标准时间对齐的秒脉冲,通过频率的测量和校正产生稳定的10MHz频率输出的绝对时间同步系统的设计方案
2023-10-06 00:20:02 下载 2 查看 4,692
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基于FPGA的光栅检测片上系统

整个系统在一片可定制微控制器ZE5上实现,相对于传统电路明显的减少了器件使用的数量,以三坐标光栅数显系统为例,集成化以后可以减少了13片IC及多个电阻电容,从而大大减少了印刷电路板的面积,提高了系统的稳定性;高速度,采用40MHz
2024-03-06 15:50:01 下载 1 查看 5,674
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基于FPGA的绝对时间同步系统

在分析了外部时间基准的特点之后,本研究提出了用外部时间基准校正本地原子钟时间基准的输出,通过秒脉冲同步产生上升沿和国际标准时间对齐的秒脉冲,通过频率的测量和校正产生稳定的10MHz频率输出的绝对时间同步系统的设计方案
2024-03-07 10:00:01 下载 1 查看 6,895
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基于FPGA的神经网络数据估计器的设计

实验结果表明:该估计器的运行频率达到了33MHz,最大误差达到了7.8%,基本能满足测控系统对测量数据误差的要求,可以应用到实际系统中去,进一步提高测控系统的测控精度以及可靠性,具有重要的实际意义。
2024-03-25 11:30:02 下载 10 查看 1,721
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