📄 lcd1602.fit.rpt
字号:
; Name ; Pin Type ; Pad to Core 0 ;
+-------+----------+---------------+
; CLK ; Input ; 0 ;
; RESET ; Input ; 0 ;
; RS ; Output ; -- ;
; R_W ; Output ; -- ;
; E ; Output ; -- ;
; DB[0] ; Output ; -- ;
; DB[1] ; Output ; -- ;
; DB[2] ; Output ; -- ;
; DB[3] ; Output ; -- ;
; DB[4] ; Output ; -- ;
; DB[5] ; Output ; -- ;
; DB[6] ; Output ; -- ;
; DB[7] ; Output ; -- ;
+-------+----------+---------------+
+--------------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+---------------------------+-------------+---------+-------------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+---------------------------+-------------+---------+-------------------------+--------+----------------------+------------------+
; Address[7]~16 ; LC_X4_Y3_N5 ; 8 ; Clock enable ; no ; -- ; -- ;
; CLK ; PIN_14 ; 184 ; Clock ; yes ; Global Clock ; GCLK1 ;
; Decoder0~1 ; LC_X4_Y3_N0 ; 54 ; Clock enable ; no ; -- ; -- ;
; Decoder0~2 ; LC_X4_Y3_N8 ; 87 ; Clock enable ; no ; -- ; -- ;
; LCD_CLK:circuit1|Equal0~4 ; LC_X4_Y3_N6 ; 18 ; Sync. clear ; no ; -- ; -- ;
; RESET ; PIN_28 ; 155 ; Async. clear ; yes ; Global Clock ; GCLK3 ;
; RS~3 ; LC_X3_Y3_N2 ; 9 ; Clock enable ; no ; -- ; -- ;
; State[0] ; LC_X4_Y3_N1 ; 25 ; Sync. clear, Sync. load ; no ; -- ; -- ;
; State[2] ; LC_X4_Y3_N9 ; 16 ; Sync. clear ; no ; -- ; -- ;
+---------------------------+-------------+---------+-------------------------+--------+----------------------+------------------+
+----------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+----------+---------+----------------------+------------------+
; CLK ; PIN_14 ; 184 ; Global Clock ; GCLK1 ;
; RESET ; PIN_28 ; 155 ; Global Clock ; GCLK3 ;
+-------+----------+---------+----------------------+------------------+
+------------------------------------------+
; Non-Global High Fan-Out Signals ;
+--------------------------------+---------+
; Name ; Fan-Out ;
+--------------------------------+---------+
; Decoder0~2 ; 87 ;
; Decoder0~1 ; 54 ;
; State[0] ; 25 ;
; LCD_CLK:circuit1|Equal0~4 ; 18 ;
; State[1] ; 16 ;
; State[2] ; 16 ;
; RS~3 ; 9 ;
; Address[7]~16 ; 8 ;
; LCD_CLK:circuit1|Add0~11 ; 5 ;
; LCD_CLK:circuit1|Add0~9 ; 5 ;
; State[3] ; 5 ;
; Decoder0~0 ; 4 ;
; LCD_CLK:circuit1|Add0~25 ; 3 ;
; Equal1~2 ; 3 ;
; Address[4]~5 ; 3 ;
; Disp_CodeSecond[17] ; 2 ;
; Disp_CodeSecond[16] ; 2 ;
; Disp_CodeSecond[30] ; 2 ;
; Disp_CodeSecond[36] ; 2 ;
; Disp_CodeSecond[33] ; 2 ;
; Disp_CodeSecond[43] ; 2 ;
; Disp_CodeFirst[60] ; 2 ;
; Disp_CodeFirst[62] ; 2 ;
; Disp_CodeFirst[67] ; 2 ;
; Disp_CodeFirst[84] ; 2 ;
; Disp_CodeFirst[81] ; 2 ;
; Disp_CodeFirst[94] ; 2 ;
; State[2]~8 ; 2 ;
; Address[3] ; 2 ;
; Address[2] ; 2 ;
; Address[7] ; 2 ;
; Address[6] ; 2 ;
; Address[5] ; 2 ;
; Address[4] ; 2 ;
; Address[1] ; 2 ;
; Address[0] ; 2 ;
; State[3]~7 ; 2 ;
; Equal0~0 ; 2 ;
; Count_1M[1] ; 2 ;
; Count_1M[0] ; 2 ;
; Count_1M[3] ; 2 ;
; Count_1M[2] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[15] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[13] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[12] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[11] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[9] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[8] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[0] ; 2 ;
; LCD_CLK:circuit1|Count_Lcd[1] ; 2 ;
+--------------------------------+---------+
+-------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+--------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+--------------------+
; C4s ; 68 / 784 ( 9 % ) ;
; Direct links ; 25 / 888 ( 3 % ) ;
; Global clocks ; 2 / 4 ( 50 % ) ;
; LAB clocks ; 12 / 32 ( 38 % ) ;
; LUT chains ; 3 / 216 ( 1 % ) ;
; Local interconnects ; 146 / 888 ( 16 % ) ;
; R4s ; 80 / 704 ( 11 % ) ;
+----------------------------+--------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 8.92) ; Number of LABs (Total = 24) ;
+--------------------------------------------+------------------------------+
; 1 ; 2 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 19 ;
+--------------------------------------------+------------------------------+
+-------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+------------------------------+
; LAB-wide Signals (Average = 2.58) ; Number of LABs (Total = 24) ;
+------------------------------------+------------------------------+
; 1 Async. clear ; 17 ;
; 1 Clock ; 23 ;
; 1 Clock enable ; 14 ;
; 1 Sync. clear ; 3 ;
; 1 Sync. load ; 1 ;
; 2 Clock enables ; 4 ;
+------------------------------------+------------------------------+
+----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 9.13) ; Number of LABs (Total = 24) ;
+---------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 2 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 17 ;
; 11 ; 3 ;
+---------------------------------------------+------------------------------+
+--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 3.79) ; Number of LABs (Total = 24) ;
+-------------------------------------------------+------------------------------+
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