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字号:
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & CE;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-CPLD
Q0.t = 'b'1 & CE;
Q1.t = Q0 & CE;
Q2.t = Q0 & Q1 & CE;
Q3.t = Q0 & Q1 & Q2 & CE;
Q4.t = Q0 & Q1 & Q2 & Q4 & CE;
Q5.t = Q0 & Q1 & Q2 & Q4 & Q5 & CE;
Q6.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & CE;
Q7.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & Q7 & CE;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-FPGA
Q0.t = 'b'1;
Q1.t = Q0;
Q2.t = Q0 & Q1;
Q3.t = Q0 & Q1 & Q2;
Q4.t = Q0 & Q1 & Q2 & Q4;
Q5.t = Q0 & Q1 & Q2 & Q4 & Q5;
Q6.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6;
Q7.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & Q7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ce = CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-UNCONNECTED
CE = 'b'1;
CLR = 'b'0;
END
%%
----------------------------------
----------------------------------
-- 8-Bit Loadable Cascadable Binary Counter with
-- Clock Enable and Asynchronous Clear
----------------------------------
SYMBOL (CB8CLE,22)
PINS
[D0-HI] [D1-HI] [D2-HI] [D3-HI] [D4-HI] [D5-HI] [D6-HI] [D7-HI]
[L-HI] [CE-HI] [C-HI] [CLR-HI]
[Q0-POH] [Q1-POH] [Q2-POH] [Q3-POH] [Q4-POH] [Q5-POH] [Q6-POH] [Q7-POH]
[CEO-IMH] [TC-IMH];
BODY-SPLD
REGISTER_SELECT [Q7, Q6, Q5, Q4, Q3, Q2, Q1, Q0] = 1;
Q0.t = 'b'1 & !L & CE
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & !L & CE
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & !L & CE
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & !L & CE
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & !L & CE
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & !L & CE
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & !L & CE
# !Q6 & L & D6
# Q6 & L & !D6;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & !L & CE
# !Q7 & L & D7
# Q7 & L & !D7;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-CPLD
Q0.t = 'b'1 & !L & CE
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & !L & CE
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & !L & CE
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & !L & CE
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & !L & CE
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & !L & CE
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & !L & CE
# !Q6 & L & D6
# Q6 & L & !D6;
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# !Q7 & L & D7
# Q7 & L & !D7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
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[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-FPGA
Q0.t = 'b'1 & !L
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & !L
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & !L
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & !L
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & !L
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & !L
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & !L
# !Q6 & L & D6
# Q6 & L & !D6;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & !L
# !Q7 & L & D7
# Q7 & L & !D7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ce = CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-UNCONNECTED
CE = 'b'1;
CLR = 'b'0;
L = 'b'0;
D0 = 'b'0;
D1 = 'b'0;
D2 = 'b'0;
D3 = 'b'0;
D4 = 'b'0;
D5 = 'b'0;
D6 = 'b'0;
D7 = 'b'0;
END
%%
----------------------------------
----------------------------------
-- 8-Bit Loadable Cascadable Bidirectional Binary
-- Counter with Clock Enable and Asynchronous Clear
----------------------------------
SYMBOL (CB8CLED,23)
PINS
[D0-HI] [D1-HI] [D2-HI] [D3-HI] [D4-HI] [D5-HI] [D6-HI] [D7-HI]
[L-HI] [UP-HI] [CE-HI] [C-HI] [CLR-HI]
[Q0-POH] [Q1-POH] [Q2-POH] [Q3-POH] [Q4-POH] [Q5-POH] [Q6-POH] [Q7-POH]
[CEO-IMH] [TC-IMH];
BODY-SPLD
REGISTER_SELECT [Q7, Q6, Q5, Q4, Q3, Q2, Q1, Q0] = 1;
Q0.t = 'b'1 & !L & CE
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & UP & !L & CE
# !Q0 &!UP & !L & CE
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & UP & !L & CE
# !Q0 &!Q1 &!UP & !L & CE
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!UP & !L & CE
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !UP & !L & CE
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !UP & !L & CE
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !Q5 &!UP & !L & CE
# !Q6 & L & D6
# Q6 & L & !D6;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !Q5 & !Q6 & !UP & !L & CE
# !Q7 & L & D7
# Q7 & L & !D7;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & UP
#!Q0 &!Q1 &!Q2 &!Q3 &!Q4 &!Q5 &!Q6 &!Q7 & !UP & !CLR;
END
BODY-CPLD
Q0.t = 'b'1 & !L & CE
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & UP & !L & CE
# !Q0 &!UP & !L & CE
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & UP & !L & CE
# !Q0 &!Q1 &!UP & !L & CE
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!UP & !L & CE
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !UP & !L & CE
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !UP & !L & CE
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !Q5 &!UP & !L & CE
# !Q6 & L & D6
# Q6 & L & !D6;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & UP & !L & CE
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !Q5 & !Q6 & !UP & !L & CE
# !Q7 & L & D7
# Q7 & L & !D7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & UP
#!Q0 &!Q1 &!Q2 &!Q3 &!Q4 &!Q5 &!Q6 &!Q7 & !UP & !CLR;
END
BODY-FPGA
Q0.t = 'b'1 & !L
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & UP & !L
# !Q0 &!UP & !L
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & UP & !L
# !Q0 &!Q1 &!UP & !L
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & UP & !L
# !Q0 &!Q1 &!Q2 &!UP & !L
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & UP & !L
# !Q0 &!Q1 &!Q2 &!Q3 & !UP & !L
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & UP & !L
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !UP & !L
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & UP & !L
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !Q5 &!UP & !L
# !Q6 & L & D6
# Q6 & L & !D6;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & UP & !L
# !Q0 &!Q1 &!Q2 &!Q3 & !Q4 & !Q5 & !Q6 & !UP & !L
# !Q7 & L & D7
# Q7 & L & !D7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ce = CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & UP
#!Q0 &!Q1 &!Q2 &!Q3 &!Q4 &!Q5 &!Q6 &!Q7 & !UP & !CLR;
END
BODY-UNCONNECTED
CE = 'b'1;
CLR = 'b'0;
L = 'b'0;
UP = 'b'1;
D0 = 'b'0;
D1 = 'b'0;
D2 = 'b'0;
D3 = 'b'0;
D4 = 'b'0;
D5 = 'b'0;
D6 = 'b'0;
D7 = 'b'0;
END
%%
----------------------------------
----------------------------------
-- 8-Bit Cascadable Binary Counter with
-- Clock Enable and Synchronous Clear
----------------------------------
SYMBOL (CB8RE,13)
PINS
[CE-HI] [C-HI] [R-HI]
[Q0-POH] [Q1-POH] [Q2-POH] [Q3-POH] [Q4-POH] [Q5-POH] [Q6-POH] [Q7-POH]
[CEO-IMH] [TC-IMH];
BODY-SPLD
REGISTER_SELECT [Q7, Q6, Q5, Q4, Q3, Q2, Q1, Q0] = 1;
Q0.t = 'b'1 & CE & !R
# Q0 & R;
Q1.t = Q0 & CE & !R
# Q1 & R;
Q2.t = Q0 & Q1 & CE & !R
# Q2 & R;
Q3.t = Q0 & Q1 & Q2 & CE & !R
# Q3 & R;
Q4.t = Q0 & Q1 & Q2 & Q4 & CE & !R
# Q4 & R;
Q5.t = Q0 & Q1 & Q2 & Q4 & Q5 & CE & !R
# Q5 & R;
Q6.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & CE & !R
# Q6 & R;
Q7.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & Q7 & CE & !R
# Q7 & R;
CEO = CE & TC;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-CPLD
Q0.t = 'b'1 & CE;
Q1.t = Q0 & CE;
Q2.t = Q0 & Q1 & CE;
Q3.t = Q0 & Q1 & Q2 & CE;
Q4.t = Q0 & Q1 & Q2 & Q4 & CE;
Q5.t = Q0 & Q1 & Q2 & Q4 & Q5 & CE;
Q6.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & CE;
Q7.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & Q7 & CE;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].sr = R;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-FPGA
Q0.t = 'b'1;
Q1.t = Q0;
Q2.t = Q0 & Q1;
Q3.t = Q0 & Q1 & Q2;
Q4.t = Q0 & Q1 & Q2 & Q4;
Q5.t = Q0 & Q1 & Q2 & Q4 & Q5;
Q6.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6;
Q7.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & Q7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ce = CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].sr = R;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-UNCONNECTED
CE = 'b'1;
R = 'b'0;
END
%%
----------------------------------
----------------------------------
-- 8-Bit Loadable Cascadable Binary Counter with
-- Clock Enable and Synchronous Clear
----------------------------------
SYMBOL (CB8RLE,22)
PINS
[D0-HI] [D1-HI] [L-HI] [CE-HI] [C-HI] [R-HI]
[Q0-POH] [Q1-POH] [Q2-POH] [Q3-POH] [Q4-POH] [Q5-POH] [Q6-POH] [Q7-POH]
[CEO-IMH] [TC-IMH];
BODY-SPLD
REGISTER_SELECT [Q7, Q6, Q5, Q4, Q3, Q2, Q1, Q0] = 1;
Q0.t = 'b'1 & !L & CE & !R
# !Q0 & L & D0 & !R
# Q0 & L & !D0 & !R
# Q0 & R;
Q1.t = Q0 & !L & CE & !R
# !Q1 & L & D1 & !R
# Q1 & L & !D1 & !R
# Q1 & R;
Q2.t = Q0 & Q1 & !L & CE & !R
# !Q2 & L & D2 & !R
# Q2 & L & !D2 & !R
# Q2 & R;
Q3.t = Q0 & Q1 & Q2 & !L & CE & !R
# !Q3 & L & D3 & !R
# Q3 & L & !D3 & !R
# Q3 & R;
Q4.t = Q0 & Q1 & Q2 & Q3 & !L & CE & !R
# !Q4 & L & D4 & !R
# Q4 & L & !D4 & !R
# Q4 & R;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & !L & CE & !R
# !Q5 & L & D5 & !R
# Q5 & L & !D5 & !R
# Q5 & R;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & !L & CE & !R
# !Q6 & L & D6 & !R
# Q6 & L & !D6 & !R
# Q6 & R;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & !L & CE & !R
# !Q7 & L & D7 & !R
# Q7 & L & !D7 & !R
# Q7 & R;
CEO = CE & TC;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-CPLD
Q0.t = 'b'1 & !L & CE
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & !L & CE
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & !L & CE
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & !L & CE
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & !L & CE
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & !L & CE
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & !L & CE
# !Q6 & L & D6
# Q6 & L & !D6;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & !L & CE
# !Q7 & L & D7
# Q7 & L & !D7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ce = CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].sr = R;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-FPGA
Q0.t = 'b'1 & !L
# !Q0 & L & D0
# Q0 & L & !D0;
Q1.t = Q0 & !L
# !Q1 & L & D1
# Q1 & L & !D1;
Q2.t = Q0 & Q1 & !L
# !Q2 & L & D2
# Q2 & L & !D2;
Q3.t = Q0 & Q1 & Q2 & !L
# !Q3 & L & D3
# Q3 & L & !D3;
Q4.t = Q0 & Q1 & Q2 & Q3 & !L
# !Q4 & L & D4
# Q4 & L & !D4;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & !L
# !Q5 & L & D5
# Q5 & L & !D5;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & !L
# !Q6 & L & D6
# Q6 & L & !D6;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & !L
# !Q7 & L & D7
# Q7 & L & !D7;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ck = C;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].ce = CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7].sr = R;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7;
END
BODY-UNCONNECTED
CE = 'b'1;
R = 'b'0;
L = 'b'0;
D0 = 'b'0;
D1 = 'b'0;
D2 = 'b'0;
D3 = 'b'0;
D4 = 'b'0;
D5 = 'b'0;
D6 = 'b'0;
D7 = 'b'0;
END
%%
----------------------------------
----------------------------------
-- 16-Bit Cascadable Binary Counter with
-- Clock Enable and Asynchronous Clear
----------------------------------
SYMBOL (CB16CE,21)
PINS
[CE-HI] [C-HI] [CLR-HI]
[Q0-POH] [Q1-POH] [Q2-POH] [Q3-POH] [Q4-POH] [Q5-POH] [Q6-POH] [Q7-POH]
[Q8-POH] [Q9-POH] [Q10-POH] [Q11-POH] [Q12-POH] [Q13-POH] [Q14-POH] [Q15-POH]
[CEO-IMH] [TC-IMH];
BODY-SPLD
REGISTER_SELECT [Q15, Q14, Q13, Q12, Q11, Q10, Q9, Q8, Q7, Q6, Q5, Q4, Q3, Q2, Q1, Q0] = 1;
Q0.t = 'b'1 & CE;
Q1.t = Q0 & CE;
Q2.t = Q0 & Q1 & CE;
Q3.t = Q0 & Q1 & Q2 & CE;
Q4.t = Q0 & Q1 & Q2 & Q3 & CE;
Q5.t = Q0 & Q1 & Q2 & Q3 & Q4 & CE;
Q6.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & CE;
Q7.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & CE;
Q8.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & CE;
Q9.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & CE;
Q10.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & Q9 & CE;
Q11.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & Q9 & Q10 & CE;
Q12.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & Q9 & Q10 & Q11 & CE;
Q13.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & Q9 & Q10 & Q11 & Q12 & CE;
Q14.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & Q9 & Q10 & Q11 & Q12 & Q13 & CE;
Q15.t = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7 & Q8 & Q9 & Q10 & Q11 & Q12 & Q13 & Q14 & CE;
CEO = CE & TC;
[Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15].ar = CLR;
TC = Q0 & Q1 & Q2 & Q3 & Q4 & Q5 & Q6 & Q7
& Q8 & Q9 & Q10 & Q11 & Q12 & Q13 & Q14 & Q15;
END
BODY-CPLD
Q0.t = 'b'1 & CE;
Q1.t = Q0 & CE;
Q2.t = Q0 & Q1 & CE;
Q3.t = Q0 & Q1 & Q2 & CE;
Q4.t = Q0 & Q1 & Q2 & Q4 & CE;
Q5.t = Q0 & Q1 & Q2 & Q4 & Q5 & CE;
Q6.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & CE;
Q7.t = Q0 & Q1 & Q2 & Q4 & Q5 & Q6 & Q7 & CE;
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