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, IP [ PIN , SHARE 40 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ] ;
! NODE [ 29 ] OUT [ SR : BANK [ 1 ] ] ;
! NODE [ 30 ] OUT [ SP : BANK [ 2 ] ] ;
! NODE [ 31 ] OUT [ D : XOR [ 13 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 32 ] OUT [ D : XOR [ 17 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 33 ] OUT [ D : XOR [ 11 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 34 ] OUT [ D : XOR [ 19 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 35..40 ] WIRE ;
! PIN [ 8,21 ] GND ;
! PIN [ 22 ] VCC ;
! FLOAT [ 0 ] WIRE
&& IREG [ CI : PIN [ 2,3 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& OUT [ D : XOR [ 19 : 1 : AL ] : FB [ Q ] , CLK : PIN [ 1 ]
, SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ] ;
" --------------------
$ C331 28 6
$ CY7C331 28 6
$ P331 28 6
! XOR&InverterBeforePin ;
! CELL I I I I I I I GND I I I I I EN B B B B B B GND VCC
B B B B B B ;
! XOR&InverterBeforePin ;
! FB2_IO 12 15 16 17 18 19 20 23 24 25 26 27 28 ;
! DEDICATED_OE 1 14 ;
! PINOUT 56 1 0 0 28 2 0 0 27 3 0 0 26 4 0 0 25 5 0 0 24
6 0 0 23 7 0 0 22 8 0 0 21 9 0 0 20 10 0 0 19
11 0 0 18 12 0 0 17 13 0 0 16 14 0 0 15 ;
! LOGICPT 34 0 0 0 0 0 0 0 -1 0 0 0 0 0 0 4 12 6 10 8 8
-1 -1 8 8 10 6 12 4 -1 -1 -1 -1 -1 -1 ;
! PT 62 1 -1 2 -2 28 -28 34 -34 27 -27 3 -3 4 -4 26 -26 33 -33 25 -25 5 -5
6 -6 24 -24 32 -32 23 -23 7 -7 9 -9 20 -20 31 -31 19 -19 10 -10
11 -11 18 -18 30 -30 17 -17 12 -12 13 -13 16 -16 29 -29 15 -15 14 -14 ;
! PIN [ 1..7,9..14 ] INP ;
! PIN [ 8,21 ] GND ;
! PIN [ 22 ] VCC ;
! PIN [ 15 ] OUT [ COMB : XOR [ 4 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 4 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 29 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 16 ] OUT [ COMB : XOR [ 12 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 12 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 29 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 17 ] OUT [ COMB : XOR [ 6 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 6 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 30 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 18 ] OUT [ COMB : XOR [ 10 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 10 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 30 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 19 ] OUT [ COMB : XOR [ 8 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 8 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 31 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 20 ] OUT [ COMB : XOR [ 8 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 8 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 31 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 23 ] OUT [ COMB : XOR [ 8 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 8 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 32 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 24 ] OUT [ COMB : XOR [ 8 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 8 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 32 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 25 ] OUT [ COMB : XOR [ 10 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 10 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 33 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 26 ] OUT [ COMB : XOR [ 6 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 6 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 33 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 27 ] OUT [ COMB : XOR [ 12 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 12 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 34 ] ]
&& INP [ PRESET=RESET=1 ] ;
! PIN [ 28 ] OUT [ COMB : XOR [ 4 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 4 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] && IREG [ CI : PT [ 1 ]
, ARI : PT [ 1 ] , API : PT [ 1 ] , IP [ PIN , SHARE 34 ] ]
&& INP [ PRESET=RESET=1 ] ;
! FLOAT [ 0 ] INP [ PRESET=RESET=1 ]
&& IREG [ CI : PT [ 1 ] , ARI : PT [ 1 ] , API : PT [ 1 ] ]
&& OUT [ COMB : XOR [ 12 : 1 : AL ] : PRESET=RESET=1
, D : XOR [ 12 : 1 : AL ] : FB [ Q : PIN ] , CLK : PT [ 1 ]
, AR : PT [ 1 ] , AP : PT [ 1 ] , OE : PT [ 1 ] ] ;
" --------------------
$ C332 28 0 InputLatches
$ CY7C332 28 0 InputLatches
$ P332 28 0 InputLatches
! CELL CLK1 CLK2 I I I I I GND I I I I I EN B B B B B B GND VCC
B B B B B B ;
! INPUT_CLK 2 1 2 ;
! RESERVED 1 14 ;
! PINOUT 56 1 0 0 28 2 0 0 27 3 0 0 26 4 0 0 25 5 0 0 24
6 0 0 23 7 0 0 22 8 0 0 21 9 0 0 20 10 0 0 19
11 0 0 18 12 0 0 17 13 0 0 16 14 0 0 15 ;
! LOGICPT 28 0 0 0 0 0 0 0 -1 0 0 0 0 0 0
9 19 11 17 13 15 -1 -1 15 13 17 11 19 9 ;
! PT 50 1 -1 2 -2 28 -28 3 -3 27 -27 4 -4 26 -26 5 -5 25 -25
6 -6 24 -24 7 -7 23 -23 9 -9 20 -20 10 -10 19 -19
11 -11 18 -18 12 -12 17 -17 13 -13 16 -16 14 -14 15 -15 ;
! PIN [ 1 ] WIRE && IREG [ IP [ PIN ] , CI : PIN [ 2 ]
, LH : PIN [ 2 ] , LE : PIN [ 2 ] ] ;
! PIN [ 2 ] WIRE && IREG [ IP [ PIN ] , CI : PIN [ 1 ]
, LH : PIN [ 1 ] , LE : PIN [ 1 ] ] ;
! PIN [ 14 ] WIRE && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 3..7,9..13 ] INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 8,21 ] GND ;
! PIN [ 22 ] VCC ;
! PIN [ 15 ] OUT [ COMB : XOR [ 9 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 16 ] OUT [ COMB : XOR [ 19 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 17 ] OUT [ COMB : XOR [ 11 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 18 ] OUT [ COMB : XOR [ 17 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 19 ] OUT [ COMB : XOR [ 13 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 20 ] OUT [ COMB : XOR [ 15 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 23 ] OUT [ COMB : XOR [ 15 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 24 ] OUT [ COMB : XOR [ 13 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 25 ] OUT [ COMB : XOR [ 17 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 26 ] OUT [ COMB : XOR [ 13 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 27 ] OUT [ COMB : XOR [ 19 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! PIN [ 28 ] OUT [ COMB : XOR [ 9 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] ;
! FLOAT [ 0 ] OUT [ COMB : XOR [ 19 : 1 : AL ] : EN [ -14 & PT ]
, OE : PT [ 1 ] ] && INP && IREG [ IP [ PIN ] , CI : PIN [ 1,2 : PRG ]
, LH : PIN [ 1,2 : PRG ] , LE : PIN [ 1,2 : PRG ] ] && WIRE ;
" --------------------
$ C335 28 12
$ CY7C335 28 12
$ P335 28 12
! CELL CLK1 CLK2 CLK3 I I I I GND I I I I I EN B B B B B B GND VCC
B B B B B B GLOBAL GLOBAL N N N N ;
! XOR&InverterBeforePin ;
! FB2_IO 12 15 16 17 18 19 20 23 24 25 26 27 28 ;
! OUTPUT_FIT_ORDER 15,28,27,16,17,26,25,18,19,24,23,20 ;
! RESERVED 1 1 ;
! OUTPUT_CLK 2 1 3 ;
! INPUT_CLK 3 1 2 3 ;
! DEDICATED_OE 1 14 ;
! PINOUT 64 1 0 0 28 2 0 0 27 3 0 0 26 4 0 0 25 5 0 0 24
6 0 0 23 7 0 34 0 0 0 33 22 8 0 32 0 0 0 31 21
9 0 0 20 10 0 0 19 11 0 0 18 12 0 0 17 13 0 0 16
14 0 0 15 ;
! LOGICPT 40 0 0 0 0 0 0 0 -1 0 0 0 0 0 0 9 19 11 17 13 15
-1 -1 15 13 17 11 19 9 1 1 13 17 11 19 -1 -1 -1 -1 -1 -1 ;
! PT 68 3 -3 4 -4 5 -5 6 -6 7 -7 9 -9 10 -10 11 -11 12 -12 13 -13 14 -14
-28 28 -40 40 -27 27 -26 26 -39 39 -25 25 -24 24 -38 38 -23 23
-34 34 -33 33 -20 20 -37 37 -19 19 -32 32 -31 31 -18 18 -36 36
-17 17 -16 16 -35 35 -15 15 2 -2 ;
! PIN [ 1 ] WIRE ;
! PIN [ 2,3,14 ] WIRE
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN ] ] ;
! PIN [ 4..7,9..13 ] IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN ] ] ;
! PIN [ 15 ] OUT [ COMB : XOR [ 9 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 9 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 35 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 35 ] ] ;
! PIN [ 16 ] OUT [ COMB : XOR [ 19 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 19 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 35 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 35 ] ] ;
! PIN [ 17 ] OUT [ COMB : XOR [ 11 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 11 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 36 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 36 ] ] ;
! PIN [ 18 ] OUT [ COMB : XOR [ 17 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 17 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 36 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 36 ] ] ;
! PIN [ 19 ] OUT [ COMB : XOR [ 13 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 13 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 37 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 37 ] ] ;
! PIN [ 20 ] OUT [ COMB : XOR [ 15 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 15 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 37 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 37 ] ] ;
! PIN [ 23 ] OUT [ COMB : XOR [ 15 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 15 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 38 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 38 ] ] ;
! PIN [ 24 ] OUT [ COMB : XOR [ 13 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 13 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 38 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 38 ] ] ;
! PIN [ 25 ] OUT [ COMB : XOR [ 17 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 17 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 39 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 39 ] ] ;
! PIN [ 26 ] OUT [ COMB : XOR [ 11 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 11 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 39 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 39 ] ] ;
! PIN [ 27 ] OUT [ COMB : XOR [ 19 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 19 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 40 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 40 ] ] ;
! PIN [ 28 ] OUT [ COMB : XOR [ 9 : 1 : AL ] : FB [ PIN ] ,
D : XOR [ 9 : 1 : AL ] : FB [ Q , PIN ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] , OE : PT [ 1 ] ]
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, IP [ PIN , SHARE 40 ] , SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& INP [ IP [ PIN , SHARE 40 ] ] ;
! NODE [ 29 ] OUT [ SR : BANK [ 1 ] ] ;
! NODE [ 30 ] OUT [ SP : BANK [ 2 ] ] ;
! NODE [ 31 ] OUT [ D : XOR [ 13 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 32 ] OUT [ D : XOR [ 17 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 33 ] OUT [ D : XOR [ 11 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 34 ] OUT [ D : XOR [ 19 : 1 : AL ] : FB [ Q ] ,
CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ] ] ;
! NODE [ 35..40 ] WIRE ;
! PIN [ 8,21 ] GND ;
! PIN [ 22 ] VCC ;
! FLOAT [ 0 ] WIRE && INP
&& IREG [ CI : PIN [ 1..3 ] : BANK [ 3,4 ]
, SRI : BANK [ 1 ] , SPI : BANK [ 2 ] ]
&& OUT [ COMB : XOR [ 19 : 1 : AL ] : FB [ PIN ]
, D : XOR [ 19 : 1 : AL ] : FB [ Q , PIN ]
, CLK : PIN [ 1,3 ] , SR : BANK [ 1 ] , SP : BANK [ 2 ]
, OE : PT [ 1 ] ] ;
$ !EOF!
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