mux2.v

来自「cup 的设计源代码」· Verilog 代码 · 共 40 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    14:47:53 10/08/08
// Design Name:    
// Module Name:    mux2
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module mux2(m0_in, m1_in, sel_in, mux2_out);
	 parameter width=8;

    input[width-1:0] m0_in;
    input[width-1:0] m1_in;
    input sel_in;
    output[width-1:0] mux2_out;

	 reg [width-1:0] mux2_out;

	 always@(m0_in or m1_in or sel_in)
	 begin
		 case(sel_in)
		 'b0:mux2_out=m0_in;
		 'b1:mux2_out=m1_in;
		 endcase
	 end

endmodule