testbench.v

来自「verilog 源代码 抑或门的程序很好用。。。。。。。。」· Verilog 代码 · 共 54 行

//////////////////////////////////////////////////////////////////////
// Created by Actel SmartDesign Mon Mar 09 13:38:32 2009
//////////////////////////////////////////////////////////////////////

`timescale 1ns/100ps

module testbench;

parameter SYSCLK_PERIOD = 100; // 10MHz

reg SYSCLK;
reg NSYSRESET;

initial
begin
    SYSCLK = 1'b0;
    NSYSRESET = 1'b0;
end

//////////////////////////////////////////////////////////////////////
// Reset Pulse
//////////////////////////////////////////////////////////////////////
initial
begin
    #(SYSCLK_PERIOD * 10 )
        NSYSRESET = 1'b1;
end


//////////////////////////////////////////////////////////////////////
// 10MHz Clock Driver
//////////////////////////////////////////////////////////////////////
always @(SYSCLK)
    #(SYSCLK_PERIOD / 2) SYSCLK <= !SYSCLK;


//////////////////////////////////////////////////////////////////////
// Instantiate Unit Under Test:  my_nor
//////////////////////////////////////////////////////////////////////
my_nor my_nor_0 (
    // Inputs
    .A({1{1'b0}}),
    .B({1{1'b0}}),

    // Outputs
    .Y( )

    // Inouts

);

endmodule