mcf5445x_gpio.h

Freescale MCF5445evb 参考测试代码

/* Bit definitions and macros for PCLRR_FEC0H */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR0     (0x01)  /* FEC0_CRS / ULPI_DATA6 */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR1     (0x02)  /* FEC0_RXD0 / FEC0_RMII_RXD0 */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR2     (0x04)  /* FEC0_RXDV / FEC0_RMII_CRS_DV */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR3     (0x08)  /* FEC0_RXCLK / ULPI_DATA1 */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR4     (0x10)  /* FEC0_COL / ULPI_DATA7 */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR5     (0x20)  /* FEC0_TXD0 / FEC0_RMII_TXD0 */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR6     (0x40)  /* FEC0_TXEN / FEC0_RMII_TXEN */
#define MCF_GPIO_PCLRR_FEC0H_PCLRR7     (0x80)  /* FEC0_TXCLK / FEC0_RMII_REF_CLK */

/* Bit definitions and macros for PCLRR_FEC0L */
#define MCF_GPIO_PCLRR_FEC0L_PPDR0      (0x01)  /* FEC0_RXER / FEC0_RMII_RXER */
#define MCF_GPIO_PCLRR_FEC0L_PPDR1      (0x02)  /* FEC0_RXD1 / FEC0_RMII_RXD1 */
#define MCF_GPIO_PCLRR_FEC0L_PPDR2      (0x04)  /* FEC0_RXD2 / ULPI_DATA4 */
#define MCF_GPIO_PCLRR_FEC0L_PPDR3      (0x08)  /* FEC0_RXD3 / ULPI_DATA5 */
#define MCF_GPIO_PCLRR_FEC0L_PPDR4      (0x10)  /* FEC0_TXER / ULPI_DATA0 */
#define MCF_GPIO_PCLRR_FEC0L_PPDR5      (0x20)  /* FEC0_TXD1 / FEC0_RMII_TXD1 */
#define MCF_GPIO_PCLRR_FEC0L_PPDR6      (0x40)  /* FEC0_TXD2 / ULPI_DATA2 */
#define MCF_GPIO_PCLRR_FEC0L_PPDR7      (0x80)  /* FEC0_TXD3 / ULPI_DATA3 */

/* Bit definitions and macros for PCLRR_SSI */
#define MCF_GPIO_PCLRR_SSI_PCLRR0   (0x01)  /* SSI_TXD / U1TXD */
#define MCF_GPIO_PCLRR_SSI_PCLRR1   (0x02)  /* SSI_RXD / U1RXD */
#define MCF_GPIO_PCLRR_SSI_PCLRR2   (0x04)  /* SSI_FS / U1RTS */
#define MCF_GPIO_PCLRR_SSI_PCLRR3   (0x08)  /* SSI_BCLK / U1CTS */
#define MCF_GPIO_PCLRR_SSI_PCLRR4   (0x10)  /* SSI_MCLK */

/* Bit definitions and macros for PCLRR_FBCTL */
#define MCF_GPIO_PCLRR_FBCTL_PCLRR0     (0x01)  /* FB_TS / FB_ALE / FB_TBST */
#define MCF_GPIO_PCLRR_FBCTL_PCLRR1     (0x02)  /* FB_RW */
#define MCF_GPIO_PCLRR_FBCTL_PCLRR2     (0x04)  /* FB_TA */
#define MCF_GPIO_PCLRR_FBCTL_PCLRR3     (0x08)  /* FB_OE */

/* Bit definitions and macros for PCLRR_BE */
#define MCF_GPIO_PCLRR_BE_PCLRR0    (0x01)  /* FB_BE/BWE0 / FB_SIZ0 */
#define MCF_GPIO_PCLRR_BE_PCLRR1    (0x02)  /* FB_BE/BWE1 / FB_SIZ1 */
#define MCF_GPIO_PCLRR_BE_PCLRR2    (0x04)  /* FB_BE/BWE2 / FB_SIZ2 */
#define MCF_GPIO_PCLRR_BE_PCLRR3    (0x08)  /* FB_BE/BWE3 / FB_SIZ3 */

/* Bit definitions and macros for PCLRR_CS */
#define MCF_GPIO_PCLRR_CS_PCLRR1    (0x02)  /* FB_CS1 */
#define MCF_GPIO_PCLRR_CS_PCLRR2    (0x04)  /* FB_CS2 */
#define MCF_GPIO_PCLRR_CS_PCLRR3    (0x08)  /* FB_CS3 */

/* Bit definitions and macros for PCLRR_DMA */
#define MCF_GPIO_PCLRR_DMA_PCLRR0   (0x01)  /* DREQ0 */
#define MCF_GPIO_PCLRR_DMA_PCLRR1   (0x02)  /* DACK0 / DSPI_PCS3 */
#define MCF_GPIO_PCLRR_DMA_PCLRR2   (0x04)  /* DREQ1 / USB_CLKIN */
#define MCF_GPIO_PCLRR_DMA_PCLRR3   (0x08)  /* DACK1 / ULPI_DIR */

/* Bit definitions and macros for PCLRR_FECI2C */
#define MCF_GPIO_PCLRR_FECI2C_PCLRR0    (0x01)  /* I2C_SDA / U2RXD */
#define MCF_GPIO_PCLRR_FECI2C_PCLRR1    (0x02)  /* I2C_SCL / U2TXD */
#define MCF_GPIO_PCLRR_FECI2C_PCLRR2    (0x04)  /* FEC0_MDIO */
#define MCF_GPIO_PCLRR_FECI2C_PCLRR3    (0x08)  /* FEC0_MDC */
#define MCF_GPIO_PCLRR_FECI2C_PCLRR4    (0x10)  /* FEC1_MDIO / ATA_DIOW */
#define MCF_GPIO_PCLRR_FECI2C_PCLRR5    (0x20)  /* FEC1_MDC / ATA_DIOR */

/* Bit definitions and macros for PCLRR_UART */
#define MCF_GPIO_PCLRR_UART_PCLRR0      (0x01)  /* U1TXD */
#define MCF_GPIO_PCLRR_UART_PCLRR1      (0x02)  /* U1RXD */
#define MCF_GPIO_PCLRR_UART_PCLRR2      (0x04)  /* U1RTS */
#define MCF_GPIO_PCLRR_UART_PCLRR3      (0x08)  /* U0CTS */
#define MCF_GPIO_PCLRR_UART_PCLRR4      (0x10)  /* U1TXD */
#define MCF_GPIO_PCLRR_UART_PCLRR5      (0x20)  /* U1RXD */
#define MCF_GPIO_PCLRR_UART_PCLRR6      (0x40)  /* U1RTS */
#define MCF_GPIO_PCLRR_UART_PCLRR7      (0x80)  /* U1CTS */

/* Bit definitions and macros for PCLRR_DSPI */
#define MCF_GPIO_PCLRR_DSPI_PCLRR0      (0x01)  /* DSPI_SOUT / SBF_DO */
#define MCF_GPIO_PCLRR_DSPI_PCLRR1      (0x02)  /* DSPI_SIN / SBF_DI */
#define MCF_GPIO_PCLRR_DSPI_PCLRR2      (0x04)  /* DSPI_SCK / SBF_CK */
#define MCF_GPIO_PCLRR_DSPI_PCLRR3      (0x08)  /* DSPI_PCS0/SS */
#define MCF_GPIO_PCLRR_DSPI_PCLRR4      (0x10)  /* DSPI_PCS1 / SBF_CS */
#define MCF_GPIO_PCLRR_DSPI_PCLRR5      (0x20)  /* DSPI_PCS2 */
#define MCF_GPIO_PCLRR_DSPI_PCLRR6      (0x40)  /* DSPI_PCS5/SS */

/* Bit definitions and macros for PCLRR_TIMER */
#define MCF_GPIO_PCLRR_TIMER_PCLRR0     (0x01)  /* T0IN / T0OUT / U2RTS */
#define MCF_GPIO_PCLRR_TIMER_PCLRR1     (0x02)  /* T1IN / T1OUT / U2CTS */
#define MCF_GPIO_PCLRR_TIMER_PCLRR2     (0x04)  /* T2IN / T2OUT / U2TXD */
#define MCF_GPIO_PCLRR_TIMER_PCLRR3     (0x08)  /* T3IN / T3OUT / U2RXD */

/* Bit definitions and macros for PCLRR_PCI */
#define MCF_GPIO_PCLRR_PCI_PCLRR0   (0x01)  /* PCI_REQ0/PCI_EXTGNT */
#define MCF_GPIO_PCLRR_PCI_PCLRR1   (0x02)  /* PCI_REQ1 */
#define MCF_GPIO_PCLRR_PCI_PCLRR2   (0x04)  /* PCI_REQ2 */
#define MCF_GPIO_PCLRR_PCI_PCLRR3   (0x08)  /* PCI_REQ3 / ATA_INTR */
#define MCF_GPIO_PCLRR_PCI_PCLRR4   (0x10)  /* PCI_GNT0/PCI_EXTREQ */
#define MCF_GPIO_PCLRR_PCI_PCLRR5   (0x20)  /* PCI_GNT1 /  */
#define MCF_GPIO_PCLRR_PCI_PCLRR6   (0x40)  /* PCI_GNT2 /  */
#define MCF_GPIO_PCLRR_PCI_PCLRR7   (0x80)  /* PCI_GNT3 / ATA_DMACK */

/* Bit definitions and macros for PCLRR_USB */
#define MCF_GPIO_PCLRR_USB_PCLRR0   (0x01)  /* USB_VBUS_OC / ULPI_STP */
#define MCF_GPIO_PCLRR_USB_PCLRR1   (0x02)  /* USB_VBUS_EN / USB_PULLUP / ULPI_NXT */

/* Bit definitions and macros for PCLRR_ATAH */
#define MCF_GPIO_PCLRR_ATAH_PCLRR0      (0x01)  /* ATA_DA0 */
#define MCF_GPIO_PCLRR_ATAH_PCLRR1      (0x02)  /* ATA_DA1 */
#define MCF_GPIO_PCLRR_ATAH_PCLRR2      (0x04)  /* ATA_DA2 */
#define MCF_GPIO_PCLRR_ATAH_PCLRR3      (0x08)  /* ATA_CS0 */
#define MCF_GPIO_PCLRR_ATAH_PCLRR4      (0x10)  /* ATA_CS1 */
#define MCF_GPIO_PCLRR_ATAH_PCLRR5      (0x20)  /* ATA_BUFFER_EN */

/* Bit definitions and macros for PCLRR_ATAL */
#define MCF_GPIO_PCLRR_ATAL_PCLRR0      (0x01)  /* ATA_IORDY */
#define MCF_GPIO_PCLRR_ATAL_PCLRR1      (0x02)  /* ATA_DMARQ */
#define MCF_GPIO_PCLRR_ATAL_PCLRR2      (0x04)  /* ATA_RESET */

/* Bit definitions and macros for PCLRR_FEC1H */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR0     (0x01)  /* FEC1_CRS / ATA_DATA6 */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR1     (0x02)  /* FEC1_RXD0 / FEC1_RMII_RXD0 / ATA_DATA13 */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR2     (0x04)  /* FEC1_RXDV / FEC1_RMII_CRS_DV / ATA_DATA15 */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR3     (0x08)  /* FEC1_RXCLK / ATA_DATA5 */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR4     (0x10)  /* FEC1_COL / ATA_DATA7 */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR5     (0x20)  /* FEC1_TXD0 / FEC1_RMII_TXD0 / ATA_DATA9 */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR6     (0x40)  /* FEC1_TXEN / FEC1_RMII_TXEN / ATA_DATA8 */
#define MCF_GPIO_PCLRR_FEC1H_PCLRR7     (0x80)  /* FEC1_TXCLK / FEC1_RMII_REF_CLK / ATA_DATA11 */

/* Bit definitions and macros for PCLRR_FEC1L */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR0     (0x01)  /* FEC1_RXER / FEC1_RMII_RXER / ATA_DATA12 */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR1     (0x02)  /* FEC1_RXD1 / FEC1_RMII_RXD1 / ATA_DATA14 */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR2     (0x04)  /* FEC1_RXD2 / ATA_DATA3 */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR3     (0x08)  /* FEC1_RXD3 / ATA_DATA4 */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR4     (0x10)  /* FEC1_TXER / ATA_DATA0 */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR5     (0x20)  /* FEC1_TXD1 / FEC1_RMII_TXD1 / ATA_DATA10 */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR6     (0x40)  /* FEC1_TXD2 / ATA_DATA1 */
#define MCF_GPIO_PCLRR_FEC1L_PCLRR7     (0x80)  /* FEC1_TXD3 / ATA_DATA2 */

/* Bit definitions and macros for PCLRR_FBADH */
#define MCF_GPIO_PCLRR_FBADH_PCLRR0     (0x01)  /* FB_AD24 */
#define MCF_GPIO_PCLRR_FBADH_PCLRR1     (0x02)  /* FB_AD25 */
#define MCF_GPIO_PCLRR_FBADH_PCLRR2     (0x04)  /* FB_AD26 */
#define MCF_GPIO_PCLRR_FBADH_PCLRR3     (0x08)  /* FB_AD27 */
#define MCF_GPIO_PCLRR_FBADH_PCLRR4     (0x10)  /* FB_AD28 */
#define MCF_GPIO_PCLRR_FBADH_PCLRR5     (0x20)  /* FB_AD29 */
#define MCF_GPIO_PCLRR_FBADH_PCLRR6     (0x40)  /* FB_AD30 */
#define MCF_GPIO_PCLRR_FBADH_PCLRR7     (0x80)  /* FB_AD31 */

/* Bit definitions and macros for PCLRR_FBADMH */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR0    (0x01)  /* FB_AD16 */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR1    (0x02)  /* FB_AD17 */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR2    (0x04)  /* FB_AD18 */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR3    (0x08)  /* FB_AD19 */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR4    (0x10)  /* FB_AD20 */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR5    (0x20)  /* FB_AD21 */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR6    (0x40)  /* FB_AD22 */
#define MCF_GPIO_PCLRR_FBADMH_PCLRR7    (0x80)  /* FB_AD23 */

/* Bit definitions and macros for PCLRR_FBADML */
#define MCF_GPIO_PCLRR_FBADML_PCLRR0    (0x01)  /* FB_AD8 */
#define MCF_GPIO_PCLRR_FBADML_PCLRR1    (0x02)  /* FB_AD9 */
#define MCF_GPIO_PCLRR_FBADML_PCLRR2    (0x04)  /* FB_AD10 */
#define MCF_GPIO_PCLRR_FBADML_PCLRR3    (0x08)  /* FB_AD11 */
#define MCF_GPIO_PCLRR_FBADML_PCLRR4    (0x10)  /* FB_AD12 */
#define MCF_GPIO_PCLRR_FBADML_PCLRR5    (0x20)  /* FB_AD13 */
#define MCF_GPIO_PCLRR_FBADML_PCLRR6    (0x40)  /* FB_AD14 */
#define MCF_GPIO_PCLRR_FBADML_PCLRR7    (0x80)  /* FB_AD15 */

/* Bit definitions and macros for PCLRR_FBADL */
#define MCF_GPIO_PCLRR_FBADL_PCLRR0     (0x01)  /* FB_AD0 */
#define MCF_GPIO_PCLRR_FBADL_PCLRR1     (0x02)  /* FB_AD1 */
#define MCF_GPIO_PCLRR_FBADL_PCLRR2     (0x04)  /* FB_AD2 */
#define MCF_GPIO_PCLRR_FBADL_PCLRR3     (0x08)  /* FB_AD3 */
#define MCF_GPIO_PCLRR_FBADL_PCLRR4     (0x10)  /* FB_AD4 */
#define MCF_GPIO_PCLRR_FBADL_PCLRR5     (0x20)  /* FB_AD5 */
#define MCF_GPIO_PCLRR_FBADL_PCLRR6     (0x40)  /* FB_AD6 */
#define MCF_GPIO_PCLRR_FBADL_PCLRR7     (0x80)  /* FB_AD7 */

/* Bit definitions and macros for PAR_FEC */
#define MCF_GPIO_PAR_FEC_FEC0(x)            (((x)&0x07))        
#define MCF_GPIO_PAR_FEC_FEC1(x)            (((x)&0x07)<<4)     
#define MCF_GPIO_PAR_FEC_FEC1_MASK          (0x8F)              
#define MCF_GPIO_PAR_FEC_FEC1_MII           (0x70)              
#define MCF_GPIO_PAR_FEC_FEC1_RMII_GPIO     (0x30)              
#define MCF_GPIO_PAR_FEC_FEC1_RMII_ATA      (0x20)              
#define MCF_GPIO_PAR_FEC_FEC1_ATA           (0x10)              
#define MCF_GPIO_PAR_FEC_FEC1_GPIO          (0x00)              
#define MCF_GPIO_PAR_FEC_FEC0_MASK          (0xF8)              
#define MCF_GPIO_PAR_FEC_FEC0_MII           (0x07)              
#define MCF_GPIO_PAR_FEC_FEC0_RMII_GPIO     (0x03)              
#define MCF_GPIO_PAR_FEC_FEC0_RMII_ULPI     (0x02)              
#define MCF_GPIO_PAR_FEC_FEC0_ULPI_GPIO     (0x01)              
#define MCF_GPIO_PAR_FEC_FEC0_GPIO          (0x00)              

/* Bit definitions and macros for PAR_DMA */
#define MCF_GPIO_PAR_DMA_DREQ0              (0x01)              
#define MCF_GPIO_PAR_DMA_DACK0(x)           (((x)&0x03)<<2)     
#define MCF_GPIO_PAR_DMA_DREQ1(x)           (((x)&0x03)<<4)     
#define MCF_GPIO_PAR_DMA_DACK1(x)           (((x)&0x03)<<6)     
#define MCF_GPIO_PAR_DMA_DACK1_MASK         (0x3F)              
#define MCF_GPIO_PAR_DMA_DACK1_DACK1        (0xC0)              
#define MCF_GPIO_PAR_DMA_DACK1_ULPI_DIR     (0x40)              
#define MCF_GPIO_PAR_DMA_DACK1_GPIO         (0x00)              
#define MCF_GPIO_PAR_DMA_DREQ1_MASK         (0xCF)              
#define MCF_GPIO_PAR_DMA_DREQ1_DREQ1        (0x30)              
#define MCF_GPIO_PAR_DMA_DREQ1_USB_CLKIN    (0x10)              
#define MCF_GPIO_PAR_DMA_DREQ1_GPIO         (0x00)              
#define MCF_GPIO_PAR_DMA_DACK0_MASK         (0xF3)              
#define MCF_GPIO_PAR_DMA_DACK0_DACK1        (0x0C)              
#define MCF_GPIO_PAR_DMA_DACK0_ULPI_DIR     (0x04)              
#define MCF_GPIO_PAR_DMA_DACK0_GPIO         (0x00)              
#define MCF_GPIO_PAR_DMA_DREQ0_DREQ0        (0x01)              
#define MCF_GPIO_PAR_DMA_DREQ0_GPIO         (0x00)              

/* Bit definitions and macros for PAR_FBCTL */
#define MCF_GPIO_PAR_FBCTL_TS(x)        (((x)&0x03)<<3)     
#define MCF_GPIO_PAR_FBCTL_RW           (0x20)              
#define MCF_GPIO_PAR_FBCTL_TA           (0x40)              
#define MCF_GPIO_PAR_FBCTL_OE           (0x80)              
#define MCF_GPIO_PAR_FBCTL_OE_OE        (0x80)              
#define MCF_GPIO_PAR_FBCTL_OE_GPIO      (0x00)