mcf5445x_gpio.h

Freescale MCF5445evb 参考测试代码

#define MCF_GPIO_PDDR_FEC1L_PDDR6   (0x40)  /* FEC1_TXD2 / ATA_DATA1 */
#define MCF_GPIO_PDDR_FEC1L_PDDR7   (0x80)  /* FEC1_TXD3 / ATA_DATA2 */

/* Bit definitions and macros for PDDR_FBADH */
#define MCF_GPIO_PDDR_FBADH_PDDR0   (0x01)  /* FB_AD24 */
#define MCF_GPIO_PDDR_FBADH_PDDR1   (0x02)  /* FB_AD25 */
#define MCF_GPIO_PDDR_FBADH_PDDR2   (0x04)  /* FB_AD26 */
#define MCF_GPIO_PDDR_FBADH_PDDR3   (0x08)  /* FB_AD27 */
#define MCF_GPIO_PDDR_FBADH_PDDR4   (0x10)  /* FB_AD28 */
#define MCF_GPIO_PDDR_FBADH_PDDR5   (0x20)  /* FB_AD29 */
#define MCF_GPIO_PDDR_FBADH_PDDR6   (0x40)  /* FB_AD30 */
#define MCF_GPIO_PDDR_FBADH_PDDR7   (0x80)  /* FB_AD31 */

/* Bit definitions and macros for PDDR_FBADMH */
#define MCF_GPIO_PDDR_FBADMH_PDDR0      (0x01)  /* FB_AD16 */
#define MCF_GPIO_PDDR_FBADMH_PDDR1      (0x02)  /* FB_AD17 */
#define MCF_GPIO_PDDR_FBADMH_PDDR2      (0x04)  /* FB_AD18 */
#define MCF_GPIO_PDDR_FBADMH_PDDR3      (0x08)  /* FB_AD19 */
#define MCF_GPIO_PDDR_FBADMH_PDDR4      (0x10)  /* FB_AD20 */
#define MCF_GPIO_PDDR_FBADMH_PDDR5      (0x20)  /* FB_AD21 */
#define MCF_GPIO_PDDR_FBADMH_PDDR6      (0x40)  /* FB_AD22 */
#define MCF_GPIO_PDDR_FBADMH_PDDR7      (0x80)  /* FB_AD23 */

/* Bit definitions and macros for PDDR_FBADML */
#define MCF_GPIO_PDDR_FBADML_PDDR0      (0x01)  /* FB_AD8 */
#define MCF_GPIO_PDDR_FBADML_PDDR1      (0x02)  /* FB_AD9 */
#define MCF_GPIO_PDDR_FBADML_PDDR2      (0x04)  /* FB_AD10 */
#define MCF_GPIO_PDDR_FBADML_PDDR3      (0x08)  /* FB_AD11 */
#define MCF_GPIO_PDDR_FBADML_PDDR4      (0x10)  /* FB_AD12 */
#define MCF_GPIO_PDDR_FBADML_PDDR5      (0x20)  /* FB_AD13 */
#define MCF_GPIO_PDDR_FBADML_PDDR6      (0x40)  /* FB_AD14 */
#define MCF_GPIO_PDDR_FBADML_PDDR7      (0x80)  /* FB_AD15 */

/* Bit definitions and macros for PDDR_FBADL */
#define MCF_GPIO_PDDR_FBADL_PDDR0   (0x01)  /* FB_AD0 */
#define MCF_GPIO_PDDR_FBADL_PDDR1   (0x02)  /* FB_AD1 */
#define MCF_GPIO_PDDR_FBADL_PDDR2   (0x04)  /* FB_AD2 */
#define MCF_GPIO_PDDR_FBADL_PDDR3   (0x08)  /* FB_AD3 */
#define MCF_GPIO_PDDR_FBADL_PDDR4   (0x10)  /* FB_AD4 */
#define MCF_GPIO_PDDR_FBADL_PDDR5   (0x20)  /* FB_AD5 */
#define MCF_GPIO_PDDR_FBADL_PDDR6   (0x40)  /* FB_AD6 */
#define MCF_GPIO_PDDR_FBADL_PDDR7   (0x80)  /* FB_AD7 */

/* Bit definitions and macros for PPDSDR_FEC0H */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR0     (0x01)  /* FEC0_CRS / ULPI_DATA6 */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR1     (0x02)  /* FEC0_RXD0 / FEC0_RMII_RXD0 */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR2     (0x04)  /* FEC0_RXDV / FEC0_RMII_CRS_DV */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR3     (0x08)  /* FEC0_RXCLK / ULPI_DATA1 */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR4     (0x10)  /* FEC0_COL / ULPI_DATA7 */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR5     (0x20)  /* FEC0_TXD0 / FEC0_RMII_TXD0 */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR6     (0x40)  /* FEC0_TXEN / FEC0_RMII_TXEN */
#define MCF_GPIO_PPDSDR_FEC0H_PPDR7     (0x80)  /* FEC0_TXCLK / FEC0_RMII_REF_CLK */

/* Bit definitions and macros for PPDSDR_FEC0L */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR0    (0x01)  /* FEC0_RXER / FEC0_RMII_RXER */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR1    (0x02)  /* FEC0_RXD1 / FEC0_RMII_RXD1 */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR2    (0x04)  /* FEC0_RXD2 / ULPI_DATA4 */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR3    (0x08)  /* FEC0_RXD3 / ULPI_DATA5 */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR4    (0x10)  /* FEC0_TXER / ULPI_DATA0 */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR5    (0x20)  /* FEC0_TXD1 / FEC0_RMII_TXD1 */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR6    (0x40)  /* FEC0_TXD2 / ULPI_DATA2 */
#define MCF_GPIO_PPDSDR_FEC0L_PCLRR7    (0x80)  /* FEC0_TXD3 / ULPI_DATA3 */

/* Bit definitions and macros for PPDSDR_SSI */
#define MCF_GPIO_PPDSDR_SSI_PPDR0   (0x01)  /* SSI_TXD / U1TXD */
#define MCF_GPIO_PPDSDR_SSI_PPDR1   (0x02)  /* SSI_RXD / U1RXD */
#define MCF_GPIO_PPDSDR_SSI_PPDR2   (0x04)  /* SSI_FS / U1RTS */
#define MCF_GPIO_PPDSDR_SSI_PPDR3   (0x08)  /* SSI_BCLK / U1CTS */
#define MCF_GPIO_PPDSDR_SSI_PPDR4   (0x10)  /* SSI_MCLK */

/* Bit definitions and macros for PPDSDR_FBCTL */
#define MCF_GPIO_PPDSDR_FBCTL_PPDR0     (0x01)  /* FB_TS / FB_ALE / FB_TBST */
#define MCF_GPIO_PPDSDR_FBCTL_PPDR1     (0x02)  /* FB_RW */
#define MCF_GPIO_PPDSDR_FBCTL_PPDR2     (0x04)  /* FB_TA */
#define MCF_GPIO_PPDSDR_FBCTL_PPDR3     (0x08)  /* FB_OE */

/* Bit definitions and macros for PPDSDR_BE */
#define MCF_GPIO_PPDSDR_BE_PPDR0    (0x01)  /* FB_BE/BWE0 / FB_SIZ0 */
#define MCF_GPIO_PPDSDR_BE_PPDR1    (0x02)  /* FB_BE/BWE1 / FB_SIZ1 */
#define MCF_GPIO_PPDSDR_BE_PPDR2    (0x04)  /* FB_BE/BWE2 / FB_SIZ2 */
#define MCF_GPIO_PPDSDR_BE_PPDR3    (0x08)  /* FB_BE/BWE3 / FB_SIZ3 */

/* Bit definitions and macros for PPDSDR_CS */
#define MCF_GPIO_PPDSDR_CS_PPDR1    (0x02)  /* FB_CS1 */
#define MCF_GPIO_PPDSDR_CS_PPDR2    (0x04)  /* FB_CS2 */
#define MCF_GPIO_PPDSDR_CS_PPDR3    (0x08)  /* FB_CS3 */

/* Bit definitions and macros for PPDSDR_DMA */
#define MCF_GPIO_PPDSDR_DMA_PPDR0   (0x01)  /* DREQ0 */
#define MCF_GPIO_PPDSDR_DMA_PPDR1   (0x02)  /* DACK0 / DSPI_PCS3 */
#define MCF_GPIO_PPDSDR_DMA_PPDR2   (0x04)  /* DREQ1 / USB_CLKIN */
#define MCF_GPIO_PPDSDR_DMA_PPDR3   (0x08)  /* DACK1 / ULPI_DIR */

/* Bit definitions and macros for PPDSDR_FECI2C */
#define MCF_GPIO_PPDSDR_FECI2C_PPDR0    (0x01)  /* I2C_SDA / U2RXD */
#define MCF_GPIO_PPDSDR_FECI2C_PPDR1    (0x02)  /* I2C_SCL / U2TXD */
#define MCF_GPIO_PPDSDR_FECI2C_PPDR2    (0x04)  /* FEC0_MDIO */
#define MCF_GPIO_PPDSDR_FECI2C_PPDR3    (0x08)  /* FEC0_MDC */
#define MCF_GPIO_PPDSDR_FECI2C_PPDR4    (0x10)  /* FEC1_MDIO / ATA_DIOW */
#define MCF_GPIO_PPDSDR_FECI2C_PPDR5    (0x20)  /* FEC1_MDC / ATA_DIOR */

/* Bit definitions and macros for PPDSDR_UART */
#define MCF_GPIO_PPDSDR_UART_PPDR0      (0x01)  /* U1TXD */
#define MCF_GPIO_PPDSDR_UART_PPDR1      (0x02)  /* U1RXD */
#define MCF_GPIO_PPDSDR_UART_PPDR2      (0x04)  /* U1RTS */
#define MCF_GPIO_PPDSDR_UART_PPDR3      (0x08)  /* U0CTS */
#define MCF_GPIO_PPDSDR_UART_PPDR4      (0x10)  /* U1TXD */
#define MCF_GPIO_PPDSDR_UART_PPDR5      (0x20)  /* U1RXD */
#define MCF_GPIO_PPDSDR_UART_PPDR6      (0x40)  /* U1RTS */
#define MCF_GPIO_PPDSDR_UART_PPDR7      (0x80)  /* U1CTS */

/* Bit definitions and macros for PPDSDR_DSPI */
#define MCF_GPIO_PPDSDR_DSPI_PPDR0      (0x01)  /* DSPI_SOUT / SBF_DO */
#define MCF_GPIO_PPDSDR_DSPI_PPDR1      (0x02)  /* DSPI_SIN / SBF_DI */
#define MCF_GPIO_PPDSDR_DSPI_PPDR2      (0x04)  /* DSPI_SCK / SBF_CK */
#define MCF_GPIO_PPDSDR_DSPI_PPDR3      (0x08)  /* DSPI_PCS0/SS */
#define MCF_GPIO_PPDSDR_DSPI_PPDR4      (0x10)  /* DSPI_PCS1 / SBF_CS */
#define MCF_GPIO_PPDSDR_DSPI_PPDR5      (0x20)  /* DSPI_PCS2 */
#define MCF_GPIO_PPDSDR_DSPI_PPDR6      (0x40)  /* DSPI_PCS5/SS */

/* Bit definitions and macros for PPDSDR_TIMER */
#define MCF_GPIO_PPDSDR_TIMER_PPDR0     (0x01)  /* T0IN / T0OUT / U2RTS */
#define MCF_GPIO_PPDSDR_TIMER_PPDR1     (0x02)  /* T1IN / T1OUT / U2CTS */
#define MCF_GPIO_PPDSDR_TIMER_PPDR2     (0x04)  /* T2IN / T2OUT / U2TXD */
#define MCF_GPIO_PPDSDR_TIMER_PPDR3     (0x08)  /* T3IN / T3OUT / U2RXD */

/* Bit definitions and macros for PPDSDR_PCI */
#define MCF_GPIO_PPDSDR_PCI_PPDR0   (0x01)  /* PCI_REQ0/PCI_EXTGNT */
#define MCF_GPIO_PPDSDR_PCI_PPDR1   (0x02)  /* PCI_REQ1 */
#define MCF_GPIO_PPDSDR_PCI_PPDR2   (0x04)  /* PCI_REQ2 */
#define MCF_GPIO_PPDSDR_PCI_PPDR3   (0x08)  /* PCI_REQ3 / ATA_INTR */
#define MCF_GPIO_PPDSDR_PCI_PPDR4   (0x10)  /* PCI_GNT0/PCI_EXTREQ */
#define MCF_GPIO_PPDSDR_PCI_PPDR5   (0x20)  /* PCI_GNT1 /  */
#define MCF_GPIO_PPDSDR_PCI_PPDR6   (0x40)  /* PCI_GNT2 /  */
#define MCF_GPIO_PPDSDR_PCI_PPDR7   (0x80)  /* PCI_GNT3 / ATA_DMACK */

/* Bit definitions and macros for PPDSDR_USB */
#define MCF_GPIO_PPDSDR_USB_PPDR0   (0x01)  /* USB_VBUS_OC / ULPI_STP */
#define MCF_GPIO_PPDSDR_USB_PPDR1   (0x02)  /* USB_VBUS_EN / USB_PULLUP / ULPI_NXT */

/* Bit definitions and macros for PPDSDR_ATAH */
#define MCF_GPIO_PPDSDR_ATAH_PPDR0      (0x01)  /* ATA_DA0 */
#define MCF_GPIO_PPDSDR_ATAH_PPDR1      (0x02)  /* ATA_DA1 */
#define MCF_GPIO_PPDSDR_ATAH_PPDR2      (0x04)  /* ATA_DA2 */
#define MCF_GPIO_PPDSDR_ATAH_PPDR3      (0x08)  /* ATA_CS0 */
#define MCF_GPIO_PPDSDR_ATAH_PPDR4      (0x10)  /* ATA_CS1 */
#define MCF_GPIO_PPDSDR_ATAH_PPDR5      (0x20)  /* ATA_BUFFER_EN */

/* Bit definitions and macros for PPDSDR_ATAL */
#define MCF_GPIO_PPDSDR_ATAL_PPDR0      (0x01)  /* ATA_IORDY */
#define MCF_GPIO_PPDSDR_ATAL_PPDR1      (0x02)  /* ATA_DMARQ */
#define MCF_GPIO_PPDSDR_ATAL_PPDR2      (0x04)  /* ATA_RESET */

/* Bit definitions and macros for PPDSDR_FEC1H */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR0     (0x01)  /* FEC1_CRS / ATA_DATA6 */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR1     (0x02)  /* FEC1_RXD0 / FEC1_RMII_RXD0 / ATA_DATA13 */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR2     (0x04)  /* FEC1_RXDV / FEC1_RMII_CRS_DV / ATA_DATA15 */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR3     (0x08)  /* FEC1_RXCLK / ATA_DATA5 */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR4     (0x10)  /* FEC1_COL / ATA_DATA7 */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR5     (0x20)  /* FEC1_TXD0 / FEC1_RMII_TXD0 / ATA_DATA9 */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR6     (0x40)  /* FEC1_TXEN / FEC1_RMII_TXEN / ATA_DATA8 */
#define MCF_GPIO_PPDSDR_FEC1H_PPDR7     (0x80)  /* FEC1_TXCLK / FEC1_RMII_REF_CLK / ATA_DATA11 */

/* Bit definitions and macros for PPDSDR_FEC1L */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR0     (0x01)  /* FEC1_RXER / FEC1_RMII_RXER / ATA_DATA12 */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR1     (0x02)  /* FEC1_RXD1 / FEC1_RMII_RXD1 / ATA_DATA14 */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR2     (0x04)  /* FEC1_RXD2 / ATA_DATA3 */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR3     (0x08)  /* FEC1_RXD3 / ATA_DATA4 */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR4     (0x10)  /* FEC1_TXER / ATA_DATA0 */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR5     (0x20)  /* FEC1_TXD1 / FEC1_RMII_TXD1 / ATA_DATA10 */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR6     (0x40)  /* FEC1_TXD2 / ATA_DATA1 */
#define MCF_GPIO_PPDSDR_FEC1L_PPDR7     (0x80)  /* FEC1_TXD3 / ATA_DATA2 */

/* Bit definitions and macros for PPDSDR_FBADH */
#define MCF_GPIO_PPDSDR_FBADH_PPDR0     (0x01)  /* FB_AD24 */
#define MCF_GPIO_PPDSDR_FBADH_PPDR1     (0x02)  /* FB_AD25 */
#define MCF_GPIO_PPDSDR_FBADH_PPDR2     (0x04)  /* FB_AD26 */
#define MCF_GPIO_PPDSDR_FBADH_PPDR3     (0x08)  /* FB_AD27 */
#define MCF_GPIO_PPDSDR_FBADH_PPDR4     (0x10)  /* FB_AD28 */
#define MCF_GPIO_PPDSDR_FBADH_PPDR5     (0x20)  /* FB_AD29 */
#define MCF_GPIO_PPDSDR_FBADH_PPDR6     (0x40)  /* FB_AD30 */
#define MCF_GPIO_PPDSDR_FBADH_PPDR7     (0x80)  /* FB_AD31 */

/* Bit definitions and macros for PPDSDR_FBADMH */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR0    (0x01)  /* FB_AD16 */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR1    (0x02)  /* FB_AD17 */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR2    (0x04)  /* FB_AD18 */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR3    (0x08)  /* FB_AD19 */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR4    (0x10)  /* FB_AD20 */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR5    (0x20)  /* FB_AD21 */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR6    (0x40)  /* FB_AD22 */
#define MCF_GPIO_PPDSDR_FBADMH_PPDR7    (0x80)  /* FB_AD23 */

/* Bit definitions and macros for PPDSDR_FBADML */
#define MCF_GPIO_PPDSDR_FBADML_PPDR0    (0x01)  /* FB_AD8 */
#define MCF_GPIO_PPDSDR_FBADML_PPDR1    (0x02)  /* FB_AD9 */
#define MCF_GPIO_PPDSDR_FBADML_PPDR2    (0x04)  /* FB_AD10 */
#define MCF_GPIO_PPDSDR_FBADML_PPDR3    (0x08)  /* FB_AD11 */
#define MCF_GPIO_PPDSDR_FBADML_PPDR4    (0x10)  /* FB_AD12 */
#define MCF_GPIO_PPDSDR_FBADML_PPDR5    (0x20)  /* FB_AD13 */
#define MCF_GPIO_PPDSDR_FBADML_PPDR6    (0x40)  /* FB_AD14 */
#define MCF_GPIO_PPDSDR_FBADML_PPDR7    (0x80)  /* FB_AD15 */

/* Bit definitions and macros for PPDSDR_FBADL */
#define MCF_GPIO_PPDSDR_FBADL_PPDR0     (0x01)  /* FB_AD0 */
#define MCF_GPIO_PPDSDR_FBADL_PPDR1     (0x02)  /* FB_AD1 */
#define MCF_GPIO_PPDSDR_FBADL_PPDR2     (0x04)  /* FB_AD2 */
#define MCF_GPIO_PPDSDR_FBADL_PPDR3     (0x08)  /* FB_AD3 */
#define MCF_GPIO_PPDSDR_FBADL_PPDR4     (0x10)  /* FB_AD4 */
#define MCF_GPIO_PPDSDR_FBADL_PPDR5     (0x20)  /* FB_AD5 */
#define MCF_GPIO_PPDSDR_FBADL_PPDR6     (0x40)  /* FB_AD6 */
#define MCF_GPIO_PPDSDR_FBADL_PPDR7     (0x80)  /* FB_AD7 */