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#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI0 (0x01)#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI1 (0x02)#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI2 (0x04)#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI3 (0x08)#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI4 (0x10)#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI5 (0x20)/* Bit definitions and macros for MCF_GPIO_PPDSDR_TIMER */#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER0 (0x01)#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER1 (0x02)#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER2 (0x04)#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER3 (0x08)/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECH */#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH0 (0x01)#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH1 (0x02)#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH2 (0x04)#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH3 (0x08)#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH4 (0x10)#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH5 (0x20)#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH6 (0x40)#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH7 (0x80)/* Bit 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