fir17.fit.rpt

采用VHDL语言实现17阶的数字低通滤波器的设计

; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
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; Pin-Out File ;
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The pin-out file can be found in D:/altera/lianxi/EDA Example/pfir/fir17/fir17.pin.


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; Fitter Resource Usage Summary                                         ;
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; Resource                                    ; Usage                   ;
+---------------------------------------------+-------------------------+
; Total logic elements                        ; 2,004 / 20,060 ( 10 % ) ;
;     -- Combinational with no register       ; 1709                    ;
;     -- Register only                        ; 187                     ;
;     -- Combinational with a register        ; 108                     ;
;                                             ;                         ;
; Logic element usage by number of LUT inputs ;                         ;
;     -- 4 input functions                    ; 0                       ;
;     -- 3 input functions                    ; 839                     ;
;     -- 2 input functions                    ; 62                      ;
;     -- 1 input functions                    ; 700                     ;
;     -- 0 input functions                    ; 403                     ;
;                                             ;                         ;
; Logic elements by mode                      ;                         ;
;     -- normal mode                          ; 1068                    ;
;     -- arithmetic mode                      ; 936                     ;
;     -- qfbk mode                            ; 0                       ;
;     -- register cascade mode                ; 0                       ;
;     -- synchronous clear/load mode          ; 102                     ;
;     -- asynchronous clear/load mode         ; 0                       ;
;                                             ;                         ;
; Total registers                             ; 295 / 20,951 ( 1 % )    ;
; Total LABs                                  ; 506 / 2,006 ( 25 % )    ;
; Logic elements in carry chains              ; 998                     ;
; User inserted logic elements                ; 0                       ;
; Virtual pins                                ; 0                       ;
; I/O pins                                    ; 36 / 301 ( 12 % )       ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )          ;
; Global signals                              ; 1                       ;
; M4Ks                                        ; 0 / 64 ( 0 % )          ;
; Total memory bits                           ; 0 / 294,912 ( 0 % )     ;
; Total RAM block bits                        ; 0 / 294,912 ( 0 % )     ;
; PLLs                                        ; 0 / 2 ( 0 % )           ;
; Global clocks                               ; 1 / 8 ( 13 % )          ;
; Average interconnect usage                  ; 2%                      ;
; Peak interconnect usage                     ; 19%                     ;
; Maximum fan-out node                        ; clk                     ;
; Maximum fan-out                             ; 295                     ;
; Highest non-global fan-out signal           ; data0[8][11]            ;
; Highest non-global fan-out                  ; 8                       ;
; Total fan-out                               ; 4381                    ;
; Average fan-out                             ; 2.15                    ;
+---------------------------------------------+-------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                     ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name     ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk      ; K6    ; 1        ; 0            ; 17           ; 0           ; 295                   ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x_in[0]  ; D10   ; 2        ; 34           ; 33           ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x_in[10] ; V10   ; 4        ; 32           ; 0            ; 0           ; 3                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x_in[1]  ; C11   ; 2        ; 34           ; 33           ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x_in[2]  ; T10   ; 4        ; 32           ; 0            ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x_in[3]  ; V11   ; 4        ; 34           ; 0            ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x_in[4]  ; C10   ; 2        ; 34           ; 33           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; x_in[5]  ; Y10   ; 4        ; 34           ; 0            ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;