📄 part4.sim.rpt
字号:
; |part4|display:Dis3|Equal1~33 ; |part4|display:Dis3|Equal1~33 ; out0 ;
; |part4|display:Dis3|Equal2~33 ; |part4|display:Dis3|Equal2~33 ; out0 ;
; |part4|display:Dis3|Equal3~33 ; |part4|display:Dis3|Equal3~33 ; out0 ;
; |part4|display:Dis3|Equal4~33 ; |part4|display:Dis3|Equal4~33 ; out0 ;
; |part4|display:Dis3|Equal5~33 ; |part4|display:Dis3|Equal5~33 ; out0 ;
; |part4|display:Dis3|Equal6~33 ; |part4|display:Dis3|Equal6~33 ; out0 ;
; |part4|display:Dis3|Equal7~33 ; |part4|display:Dis3|Equal7~33 ; out0 ;
; |part4|display:Dis3|Equal8~33 ; |part4|display:Dis3|Equal8~33 ; out0 ;
; |part4|display:Dis3|Equal9~33 ; |part4|display:Dis3|Equal9~33 ; out0 ;
; |part4|display:Dis3|Equal10~33 ; |part4|display:Dis3|Equal10~33 ; out0 ;
; |part4|display:Dis3|Equal11~33 ; |part4|display:Dis3|Equal11~33 ; out0 ;
; |part4|display:Dis3|Equal12~33 ; |part4|display:Dis3|Equal12~33 ; out0 ;
; |part4|display:Dis3|Equal13~33 ; |part4|display:Dis3|Equal13~33 ; out0 ;
; |part4|display:Dis3|Equal14~33 ; |part4|display:Dis3|Equal14~33 ; out0 ;
; |part4|display:Dis3|Equal15~33 ; |part4|display:Dis3|Equal15~33 ; out0 ;
; |part4|display:Dis2|Equal1~33 ; |part4|display:Dis2|Equal1~33 ; out0 ;
; |part4|display:Dis2|Equal2~33 ; |part4|display:Dis2|Equal2~33 ; out0 ;
; |part4|display:Dis2|Equal3~33 ; |part4|display:Dis2|Equal3~33 ; out0 ;
; |part4|display:Dis2|Equal4~33 ; |part4|display:Dis2|Equal4~33 ; out0 ;
; |part4|display:Dis2|Equal5~33 ; |part4|display:Dis2|Equal5~33 ; out0 ;
; |part4|display:Dis2|Equal6~33 ; |part4|display:Dis2|Equal6~33 ; out0 ;
; |part4|display:Dis2|Equal7~33 ; |part4|display:Dis2|Equal7~33 ; out0 ;
; |part4|display:Dis2|Equal8~33 ; |part4|display:Dis2|Equal8~33 ; out0 ;
; |part4|display:Dis2|Equal9~33 ; |part4|display:Dis2|Equal9~33 ; out0 ;
; |part4|display:Dis2|Equal10~33 ; |part4|display:Dis2|Equal10~33 ; out0 ;
; |part4|display:Dis2|Equal11~33 ; |part4|display:Dis2|Equal11~33 ; out0 ;
; |part4|display:Dis2|Equal12~33 ; |part4|display:Dis2|Equal12~33 ; out0 ;
; |part4|display:Dis2|Equal13~33 ; |part4|display:Dis2|Equal13~33 ; out0 ;
; |part4|display:Dis2|Equal14~33 ; |part4|display:Dis2|Equal14~33 ; out0 ;
; |part4|display:Dis2|Equal15~33 ; |part4|display:Dis2|Equal15~33 ; out0 ;
; |part4|display:Dis1|Equal1~33 ; |part4|display:Dis1|Equal1~33 ; out0 ;
; |part4|display:Dis1|Equal2~33 ; |part4|display:Dis1|Equal2~33 ; out0 ;
; |part4|display:Dis1|Equal3~33 ; |part4|display:Dis1|Equal3~33 ; out0 ;
; |part4|display:Dis1|Equal4~33 ; |part4|display:Dis1|Equal4~33 ; out0 ;
; |part4|display:Dis1|Equal5~33 ; |part4|display:Dis1|Equal5~33 ; out0 ;
; |part4|display:Dis1|Equal6~33 ; |part4|display:Dis1|Equal6~33 ; out0 ;
; |part4|display:Dis1|Equal7~33 ; |part4|display:Dis1|Equal7~33 ; out0 ;
; |part4|display:Dis1|Equal8~33 ; |part4|display:Dis1|Equal8~33 ; out0 ;
; |part4|display:Dis1|Equal9~33 ; |part4|display:Dis1|Equal9~33 ; out0 ;
; |part4|display:Dis1|Equal10~33 ; |part4|display:Dis1|Equal10~33 ; out0 ;
; |part4|display:Dis1|Equal11~33 ; |part4|display:Dis1|Equal11~33 ; out0 ;
; |part4|display:Dis1|Equal12~33 ; |part4|display:Dis1|Equal12~33 ; out0 ;
; |part4|display:Dis1|Equal13~33 ; |part4|display:Dis1|Equal13~33 ; out0 ;
; |part4|display:Dis1|Equal14~33 ; |part4|display:Dis1|Equal14~33 ; out0 ;
; |part4|display:Dis1|Equal15~33 ; |part4|display:Dis1|Equal15~33 ; out0 ;
+--------------------------------+--------------------------------+------------------+
The following table displays output ports that do not toggle to 0 during simulation.
+----------------------------------------------------------------------------------+
; Missing 0-Value Coverage ;
+-------------------------------+-------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+-------------------------------+-------------------------------+------------------+
; |part4|Address[2] ; |part4|Address[2] ; out ;
; |part4|Address[3] ; |part4|Address[3] ; out ;
; |part4|Address[4] ; |part4|Address[4] ; out ;
; |part4|Address[5] ; |part4|Address[5] ; out ;
; |part4|Address[6] ; |part4|Address[6] ; out ;
; |part4|Address[7] ; |part4|Address[7] ; out ;
; |part4|Data[3] ; |part4|Data[3] ; out ;
; |part4|Data[4] ; |part4|Data[4] ; out ;
; |part4|Data[5] ; |part4|Data[5] ; out ;
; |part4|Data[6] ; |part4|Data[6] ; out ;
; |part4|Data[7] ; |part4|Data[7] ; out ;
; |part4|SRAM_data[0] ; |part4|SRAM_data[0] ; out ;
; |part4|SRAM_data[1] ; |part4|SRAM_data[1] ; out ;
; |part4|SRAM_data[2] ; |part4|SRAM_data[2] ; out ;
; |part4|SRAM_data[3] ; |part4|SRAM_data[3] ; out ;
; |part4|SRAM_data[4] ; |part4|SRAM_data[4] ; out ;
; |part4|SRAM_data[5] ; |part4|SRAM_data[5] ; out ;
; |part4|SRAM_data[6] ; |part4|SRAM_data[6] ; out ;
; |part4|SRAM_data[7] ; |part4|SRAM_data[7] ; out ;
; |part4|SRAM_data[8] ; |part4|SRAM_data[8] ; out ;
; |part4|SRAM_data[9] ; |part4|SRAM_data[9] ; out ;
; |part4|SRAM_data[10] ; |part4|SRAM_data[10] ; out ;
; |part4|SRAM_data[11] ; |part4|SRAM_data[11] ; out ;
; |part4|SRAM_data[12] ; |part4|SRAM_data[12] ; out ;
; |part4|SRAM_data[13] ; |part4|SRAM_data[13] ; out ;
; |part4|SRAM_data[14] ; |part4|SRAM_data[14] ; out ;
; |part4|SRAM_data[15] ; |part4|SRAM_data[15] ; out ;
; |part4|nCS ; |part4|nCS ; pin_out ;
; |part4|SRAM_add[2] ; |part4|SRAM_add[2] ; pin_out ;
; |part4|SRAM_add[3] ; |part4|SRAM_add[3] ; pin_out ;
; |part4|SRAM_add[4] ; |part4|SRAM_add[4] ; pin_out ;
; |part4|SRAM_add[5] ; |part4|SRAM_add[5] ; pin_out ;
; |part4|SRAM_add[6] ; |part4|SRAM_add[6] ; pin_out ;
; |part4|SRAM_add[7] ; |part4|SRAM_add[7] ; pin_out ;
; |part4|SRAM_add[8] ; |part4|SRAM_add[8] ; pin_out ;
; |part4|SRAM_add[9] ; |part4|SRAM_add[9] ; pin_out ;
; |part4|SRAM_add[10] ; |part4|SRAM_add[10] ; pin_out ;
; |part4|SRAM_add[11] ; |part4|SRAM_add[11] ; pin_out ;
; |part4|SRAM_add[12] ; |part4|SRAM_add[12] ; pin_out ;
; |part4|SRAM_add[13] ; |part4|SRAM_add[13] ; pin_out ;
; |part4|SRAM_add[14] ; |part4|SRAM_add[14] ; pin_out ;
; |part4|SRAM_add[15] ; |part4|SRAM_add[15] ; pin_out ;
; |part4|SRAM_add[16] ; |part4|SRAM_add[16] ; pin_out ;
; |part4|SRAM_add[17] ; |part4|SRAM_add[17] ; pin_out ;
; |part4|SEG_COM[0] ; |part4|SEG_COM[0] ; pin_out ;
; |part4|SEG_COM[1] ; |part4|SEG_COM[1] ; pin_out ;
; |part4|SEG_COM[2] ; |part4|SEG_COM[2] ; pin_out ;
; |part4|SEG_COM[3] ; |part4|SEG_COM[3] ; pin_out ;
; |part4|SEG_DATA[7] ; |part4|SEG_DATA[7] ; pin_out ;
; |part4|display:Dis4|out[5] ; |part4|display:Dis4|out[5] ; out ;
; |part4|display:Dis4|out[4] ; |part4|display:Dis4|out[4] ; out ;
; |part4|display:Dis4|out[3] ; |part4|display:Dis4|out[3] ; out ;
; |part4|display:Dis4|out[2] ; |part4|display:Dis4|out[2] ; out ;
; |part4|display:Dis4|out[1] ; |part4|display:Dis4|out[1] ; out ;
; |part4|display:Dis4|out[0] ; |part4|display:Dis4|out[0] ; out ;
; |part4|display:Dis3|out[5] ; |part4|display:Dis3|out[5] ; out ;
; |part4|display:Dis3|out[4] ; |part4|display:Dis3|out[4] ; out ;
; |part4|display:Dis3|out[3] ; |part4|display:Dis3|out[3] ; out ;
; |part4|display:Dis3|out[2] ; |part4|display:Dis3|out[2] ; out ;
; |part4|display:Dis3|out[1] ; |part4|display:Dis3|out[1] ; out ;
; |part4|display:Dis3|out[0] ; |part4|display:Dis3|out[0] ; out ;
; |part4|display:Dis2|out[5] ; |part4|display:Dis2|out[5] ; out ;
; |part4|display:Dis2|out[4] ; |part4|display:Dis2|out[4] ; out ;
; |part4|display:Dis2|out[3] ; |part4|display:Dis2|out[3] ; out ;
; |part4|display:Dis2|out[2] ; |part4|display:Dis2|out[2] ; out ;
; |part4|display:Dis2|out[1] ; |part4|display:Dis2|out[1] ; out ;
; |part4|display:Dis2|out[0] ; |part4|display:Dis2|out[0] ; out ;
; |part4|display:Dis1|out[5] ; |part4|display:Dis1|out[5] ; out ;
; |part4|display:Dis1|out[4] ; |part4|display:Dis1|out[4] ; out ;
; |part4|display:Dis1|out[3] ; |part4|display:Dis1|out[3] ; out ;
; |part4|display:Dis1|out[2] ; |part4|display:Dis1|out[2] ; out ;
; |part4|display:Dis1|out[1] ; |part4|display:Dis1|out[1] ; out ;
; |part4|display:Dis1|out[0] ; |part4|display:Dis1|out[0] ; out ;
; |part4|display:Dis4|Equal0~33 ; |part4|display:Dis4|Equal0~33 ; out0 ;
; |part4|display:Dis3|Equal0~33 ; |part4|display:Dis3|Equal0~33 ; out0 ;
; |part4|display:Dis2|Equal0~33 ; |part4|display:Dis2|Equal0~33 ; out0 ;
; |part4|display:Dis1|Equal0~33 ; |part4|display:Dis1|Equal0~33 ; out0 ;
+-------------------------------+-------------------------------+------------------+
+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage ;
+--------+------------+
+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
Info: Version 7.2 Build 203 02/05/2008 Service Pack 2 SJ Web Edition
Info: Processing started: Mon May 12 15:12:25 2008
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off part4 -c part4
Info: Using vector source file "C:/altera/72sp2/LAB8/part4/part4.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is 9.60 %
Info: Number of transitions in simulation is 11012
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
Info: Allocated 100 megabytes of memory during processing
Info: Processing ended: Mon May 12 15:12:28 2008
Info: Elapsed time: 00:00:03
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