📄 part4.sim.rpt
字号:
; |part4|SEG_DATA[4] ; |part4|SEG_DATA[4] ; pin_out ;
; |part4|SEG_DATA[5] ; |part4|SEG_DATA[5] ; pin_out ;
; |part4|Add0~10 ; |part4|Add0~10 ; out0 ;
; |part4|Equal0~33 ; |part4|Equal0~33 ; out0 ;
; |part4|Equal1~33 ; |part4|Equal1~33 ; out0 ;
; |part4|Equal2~33 ; |part4|Equal2~33 ; out0 ;
; |part4|Equal3~33 ; |part4|Equal3~33 ; out0 ;
+--------------------+--------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+--------------------------------+--------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+--------------------------------+--------------------------------+------------------+
; |part4|SRAM_data[2]~0 ; |part4|SRAM_data[2]~0 ; out ;
; |part4|Q[15] ; |part4|Q[15] ; out0 ;
; |part4|Q[14] ; |part4|Q[14] ; out0 ;
; |part4|Q[13] ; |part4|Q[13] ; out0 ;
; |part4|Q[12] ; |part4|Q[12] ; out0 ;
; |part4|Q[11] ; |part4|Q[11] ; out0 ;
; |part4|Q[10] ; |part4|Q[10] ; out0 ;
; |part4|Q[9] ; |part4|Q[9] ; out0 ;
; |part4|Q[8] ; |part4|Q[8] ; out0 ;
; |part4|Q[7] ; |part4|Q[7] ; out0 ;
; |part4|Q[6] ; |part4|Q[6] ; out0 ;
; |part4|Q[5] ; |part4|Q[5] ; out0 ;
; |part4|Q[4] ; |part4|Q[4] ; out0 ;
; |part4|Q[3] ; |part4|Q[3] ; out0 ;
; |part4|Q[2] ; |part4|Q[2] ; out0 ;
; |part4|Q[1] ; |part4|Q[1] ; out0 ;
; |part4|Q[0] ; |part4|Q[0] ; out0 ;
; |part4|SRAM_data[1]~1 ; |part4|SRAM_data[1]~1 ; out ;
; |part4|SRAM_data[0]~2 ; |part4|SRAM_data[0]~2 ; out ;
; |part4|SEG_DATA~1 ; |part4|SEG_DATA~1 ; out ;
; |part4|SEG_DATA~9 ; |part4|SEG_DATA~9 ; out ;
; |part4|SEG_DATA~17 ; |part4|SEG_DATA~17 ; out ;
; |part4|SEG_DATA~25 ; |part4|SEG_DATA~25 ; out ;
; |part4|SRAM_data[3]~3 ; |part4|SRAM_data[3]~3 ; out ;
; |part4|SRAM_data[4]~4 ; |part4|SRAM_data[4]~4 ; out ;
; |part4|SRAM_data[5]~5 ; |part4|SRAM_data[5]~5 ; out ;
; |part4|SRAM_data[6]~6 ; |part4|SRAM_data[6]~6 ; out ;
; |part4|SRAM_data[7]~7 ; |part4|SRAM_data[7]~7 ; out ;
; |part4|SRAM_data[8]~8 ; |part4|SRAM_data[8]~8 ; out ;
; |part4|SRAM_data[9]~9 ; |part4|SRAM_data[9]~9 ; out ;
; |part4|SRAM_data[10]~10 ; |part4|SRAM_data[10]~10 ; out ;
; |part4|SRAM_data[11]~11 ; |part4|SRAM_data[11]~11 ; out ;
; |part4|SRAM_data[12]~12 ; |part4|SRAM_data[12]~12 ; out ;
; |part4|SRAM_data[13]~13 ; |part4|SRAM_data[13]~13 ; out ;
; |part4|SRAM_data[14]~14 ; |part4|SRAM_data[14]~14 ; out ;
; |part4|SRAM_data[15]~15 ; |part4|SRAM_data[15]~15 ; out ;
; |part4|Address[2] ; |part4|Address[2] ; out ;
; |part4|Address[3] ; |part4|Address[3] ; out ;
; |part4|Address[4] ; |part4|Address[4] ; out ;
; |part4|Address[5] ; |part4|Address[5] ; out ;
; |part4|Address[6] ; |part4|Address[6] ; out ;
; |part4|Address[7] ; |part4|Address[7] ; out ;
; |part4|Data[3] ; |part4|Data[3] ; out ;
; |part4|Data[4] ; |part4|Data[4] ; out ;
; |part4|Data[5] ; |part4|Data[5] ; out ;
; |part4|Data[6] ; |part4|Data[6] ; out ;
; |part4|Data[7] ; |part4|Data[7] ; out ;
; |part4|SRAM_data[0] ; |part4|SRAM_data[0] ; out ;
; |part4|SRAM_data[0] ; |part4|SRAM_data[0]~result ; pin_out ;
; |part4|SRAM_data[1] ; |part4|SRAM_data[1] ; out ;
; |part4|SRAM_data[1] ; |part4|SRAM_data[1]~result ; pin_out ;
; |part4|SRAM_data[2] ; |part4|SRAM_data[2] ; out ;
; |part4|SRAM_data[2] ; |part4|SRAM_data[2]~result ; pin_out ;
; |part4|SRAM_data[3] ; |part4|SRAM_data[3] ; out ;
; |part4|SRAM_data[3] ; |part4|SRAM_data[3]~result ; pin_out ;
; |part4|SRAM_data[4] ; |part4|SRAM_data[4] ; out ;
; |part4|SRAM_data[4] ; |part4|SRAM_data[4]~result ; pin_out ;
; |part4|SRAM_data[5] ; |part4|SRAM_data[5] ; out ;
; |part4|SRAM_data[5] ; |part4|SRAM_data[5]~result ; pin_out ;
; |part4|SRAM_data[6] ; |part4|SRAM_data[6] ; out ;
; |part4|SRAM_data[6] ; |part4|SRAM_data[6]~result ; pin_out ;
; |part4|SRAM_data[7] ; |part4|SRAM_data[7] ; out ;
; |part4|SRAM_data[7] ; |part4|SRAM_data[7]~result ; pin_out ;
; |part4|SRAM_data[8] ; |part4|SRAM_data[8] ; out ;
; |part4|SRAM_data[8] ; |part4|SRAM_data[8]~result ; pin_out ;
; |part4|SRAM_data[9] ; |part4|SRAM_data[9] ; out ;
; |part4|SRAM_data[9] ; |part4|SRAM_data[9]~result ; pin_out ;
; |part4|SRAM_data[10] ; |part4|SRAM_data[10] ; out ;
; |part4|SRAM_data[10] ; |part4|SRAM_data[10]~result ; pin_out ;
; |part4|SRAM_data[11] ; |part4|SRAM_data[11] ; out ;
; |part4|SRAM_data[11] ; |part4|SRAM_data[11]~result ; pin_out ;
; |part4|SRAM_data[12] ; |part4|SRAM_data[12] ; out ;
; |part4|SRAM_data[12] ; |part4|SRAM_data[12]~result ; pin_out ;
; |part4|SRAM_data[13] ; |part4|SRAM_data[13] ; out ;
; |part4|SRAM_data[13] ; |part4|SRAM_data[13]~result ; pin_out ;
; |part4|SRAM_data[14] ; |part4|SRAM_data[14] ; out ;
; |part4|SRAM_data[14] ; |part4|SRAM_data[14]~result ; pin_out ;
; |part4|SRAM_data[15] ; |part4|SRAM_data[15] ; out ;
; |part4|SRAM_data[15] ; |part4|SRAM_data[15]~result ; pin_out ;
; |part4|nCS ; |part4|nCS ; pin_out ;
; |part4|SRAM_add[2] ; |part4|SRAM_add[2] ; pin_out ;
; |part4|SRAM_add[3] ; |part4|SRAM_add[3] ; pin_out ;
; |part4|SRAM_add[4] ; |part4|SRAM_add[4] ; pin_out ;
; |part4|SRAM_add[5] ; |part4|SRAM_add[5] ; pin_out ;
; |part4|SRAM_add[6] ; |part4|SRAM_add[6] ; pin_out ;
; |part4|SRAM_add[7] ; |part4|SRAM_add[7] ; pin_out ;
; |part4|SRAM_add[8] ; |part4|SRAM_add[8] ; pin_out ;
; |part4|SRAM_add[9] ; |part4|SRAM_add[9] ; pin_out ;
; |part4|SRAM_add[10] ; |part4|SRAM_add[10] ; pin_out ;
; |part4|SRAM_add[11] ; |part4|SRAM_add[11] ; pin_out ;
; |part4|SRAM_add[12] ; |part4|SRAM_add[12] ; pin_out ;
; |part4|SRAM_add[13] ; |part4|SRAM_add[13] ; pin_out ;
; |part4|SRAM_add[14] ; |part4|SRAM_add[14] ; pin_out ;
; |part4|SRAM_add[15] ; |part4|SRAM_add[15] ; pin_out ;
; |part4|SRAM_add[16] ; |part4|SRAM_add[16] ; pin_out ;
; |part4|SRAM_add[17] ; |part4|SRAM_add[17] ; pin_out ;
; |part4|SEG_COM[0] ; |part4|SEG_COM[0] ; pin_out ;
; |part4|SEG_COM[1] ; |part4|SEG_COM[1] ; pin_out ;
; |part4|SEG_COM[2] ; |part4|SEG_COM[2] ; pin_out ;
; |part4|SEG_COM[3] ; |part4|SEG_COM[3] ; pin_out ;
; |part4|SEG_DATA[6] ; |part4|SEG_DATA[6] ; pin_out ;
; |part4|SEG_DATA[7] ; |part4|SEG_DATA[7] ; pin_out ;
; |part4|SRAM_data[15]~16 ; |part4|SRAM_data[15]~16 ; out0 ;
; |part4|SRAM_data[14]~17 ; |part4|SRAM_data[14]~17 ; out0 ;
; |part4|SRAM_data[13]~18 ; |part4|SRAM_data[13]~18 ; out0 ;
; |part4|SRAM_data[12]~19 ; |part4|SRAM_data[12]~19 ; out0 ;
; |part4|SRAM_data[11]~20 ; |part4|SRAM_data[11]~20 ; out0 ;
; |part4|SRAM_data[10]~21 ; |part4|SRAM_data[10]~21 ; out0 ;
; |part4|SRAM_data[9]~22 ; |part4|SRAM_data[9]~22 ; out0 ;
; |part4|SRAM_data[8]~23 ; |part4|SRAM_data[8]~23 ; out0 ;
; |part4|SRAM_data[7]~24 ; |part4|SRAM_data[7]~24 ; out0 ;
; |part4|SRAM_data[6]~25 ; |part4|SRAM_data[6]~25 ; out0 ;
; |part4|SRAM_data[5]~26 ; |part4|SRAM_data[5]~26 ; out0 ;
; |part4|SRAM_data[4]~27 ; |part4|SRAM_data[4]~27 ; out0 ;
; |part4|SRAM_data[3]~28 ; |part4|SRAM_data[3]~28 ; out0 ;
; |part4|SRAM_data[2]~29 ; |part4|SRAM_data[2]~29 ; out0 ;
; |part4|SRAM_data[1]~30 ; |part4|SRAM_data[1]~30 ; out0 ;
; |part4|SRAM_data[0]~31 ; |part4|SRAM_data[0]~31 ; out0 ;
; |part4|display:Dis4|out~0 ; |part4|display:Dis4|out~0 ; out ;
; |part4|display:Dis4|out~1 ; |part4|display:Dis4|out~1 ; out ;
; |part4|display:Dis4|out~2 ; |part4|display:Dis4|out~2 ; out ;
; |part4|display:Dis4|out~3 ; |part4|display:Dis4|out~3 ; out ;
; |part4|display:Dis4|out~4 ; |part4|display:Dis4|out~4 ; out ;
; |part4|display:Dis4|out~5 ; |part4|display:Dis4|out~5 ; out ;
; |part4|display:Dis4|out~6 ; |part4|display:Dis4|out~6 ; out ;
; |part4|display:Dis4|out~7 ; |part4|display:Dis4|out~7 ; out ;
; |part4|display:Dis4|out~8 ; |part4|display:Dis4|out~8 ; out ;
; |part4|display:Dis4|out~9 ; |part4|display:Dis4|out~9 ; out ;
; |part4|display:Dis4|out~10 ; |part4|display:Dis4|out~10 ; out ;
; |part4|display:Dis4|out~11 ; |part4|display:Dis4|out~11 ; out ;
; |part4|display:Dis4|out~12 ; |part4|display:Dis4|out~12 ; out ;
; |part4|display:Dis4|out~13 ; |part4|display:Dis4|out~13 ; out ;
; |part4|display:Dis4|out~14 ; |part4|display:Dis4|out~14 ; out ;
; |part4|display:Dis4|out~15 ; |part4|display:Dis4|out~15 ; out ;
; |part4|display:Dis4|out~16 ; |part4|display:Dis4|out~16 ; out ;
; |part4|display:Dis4|out~17 ; |part4|display:Dis4|out~17 ; out ;
; |part4|display:Dis4|out~18 ; |part4|display:Dis4|out~18 ; out ;
; |part4|display:Dis4|out~19 ; |part4|display:Dis4|out~19 ; out ;
; |part4|display:Dis4|out~20 ; |part4|display:Dis4|out~20 ; out ;
; |part4|display:Dis4|out~21 ; |part4|display:Dis4|out~21 ; out ;
; |part4|display:Dis4|out~22 ; |part4|display:Dis4|out~22 ; out ;
; |part4|display:Dis4|out~23 ; |part4|display:Dis4|out~23 ; out ;
; |part4|display:Dis4|out~24 ; |part4|display:Dis4|out~24 ; out ;
; |part4|display:Dis4|out~25 ; |part4|display:Dis4|out~25 ; out ;
; |part4|display:Dis4|out~26 ; |part4|display:Dis4|out~26 ; out ;
; |part4|display:Dis4|out~27 ; |part4|display:Dis4|out~27 ; out ;
; |part4|display:Dis4|out~28 ; |part4|display:Dis4|out~28 ; out ;
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