part2.fit.rpt

This codes is one of my univ projects I ve been working on for 3months. I d like to share it and mak

; Optimize IOC Register Placement for Timing             ; On                             ; On                             ;
; Limit to One Fitting Attempt                           ; Off                            ; Off                            ;
; Final Placement Optimizations                          ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations            ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                          ; 1                              ; 1                              ;
; PCI I/O                                                ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                  ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                              ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                     ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/III/Cyclone II/III ; Auto                           ; Auto                           ;
; Auto Delay Chains                                      ; On                             ; On                             ;
; Auto Merge PLLs                                        ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs                      ; Off                            ; Off                            ;
; Perform Physical Synthesis for Combinational Logic     ; Off                            ; Off                            ;
; Perform Register Duplication                           ; Off                            ; Off                            ;
; Perform Register Retiming                              ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                 ; Off                            ; Off                            ;
; Fitter Effort                                          ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                        ; Normal                         ; Normal                         ;
; Auto Global Clock                                      ; On                             ; On                             ;
; Auto Global Register Control Signals                   ; On                             ; On                             ;
; Stop After Congestion Map Generation                   ; Off                            ; Off                            ;
; Use smart compilation                                  ; Off                            ; Off                            ;
+--------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/傈傍/3切斥1切扁/叼瘤判角氰/Quartus/角嚼12/2/part2.pin.


+-------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                           ;
+---------------------------------------------+---------------------------+
; Resource                                    ; Usage                     ;
+---------------------------------------------+---------------------------+
; Total logic elements                        ; 83 / 33,216 ( < 1 % )     ;
;     -- Combinational with no register       ; 80                        ;
;     -- Register only                        ; 0                         ;
;     -- Combinational with a register        ; 3                         ;
;                                             ;                           ;
; Logic element usage by number of LUT inputs ;                           ;
;     -- 4 input functions                    ; 57                        ;
;     -- 3 input functions                    ; 17                        ;
;     -- <=2 input functions                  ; 9                         ;
;     -- Register only                        ; 0                         ;
;                                             ;                           ;
; Logic elements by mode                      ;                           ;
;     -- normal mode                          ; 83                        ;
;     -- arithmetic mode                      ; 0                         ;
;                                             ;                           ;
; Total registers*                            ; 3 / 34,593 ( < 1 % )      ;
;     -- Dedicated logic registers            ; 3 / 33,216 ( < 1 % )      ;
;     -- I/O registers                        ; 0 / 1,377 ( 0 % )         ;
;                                             ;                           ;
; Total LABs:  partially or completely used   ; 7 / 2,076 ( < 1 % )       ;
; User inserted logic elements                ; 0                         ;
; Virtual pins                                ; 0                         ;
; I/O pins                                    ; 33 / 475 ( 7 % )          ;
;     -- Clock pins                           ; 1 / 8 ( 13 % )            ;
; Global signals                              ; 2                         ;
; M4Ks                                        ; 1 / 105 ( < 1 % )         ;
; Total memory bits                           ; 256 / 483,840 ( < 1 % )   ;
; Total RAM block bits                        ; 4,608 / 483,840 ( < 1 % ) ;
; Embedded Multiplier 9-bit elements          ; 0 / 70 ( 0 % )            ;
; PLLs                                        ; 0 / 4 ( 0 % )             ;
; Global clocks                               ; 2 / 16 ( 13 % )           ;
; Average interconnect usage                  ; 0%                        ;
; Peak interconnect usage                     ; 1%                        ;
; Maximum fan-out node                        ; cnt[1]                    ;
; Maximum fan-out                             ; 25                        ;
; Highest non-global fan-out signal           ; cnt[1]                    ;
; Highest non-global fan-out                  ; 25                        ;
; Total fan-out                               ; 293                       ;
; Average fan-out                             ; 2.34                      ;
+---------------------------------------------+---------------------------+
*  Register count does not include registers inside RAM blocks or DSP blocks.



+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                       ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Address[0] ; W12   ; 8        ; 18           ; 0            ; 0           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Address[1] ; AA11  ; 8        ; 14           ; 0            ; 0           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Address[2] ; Y11   ; 8        ; 16           ; 0            ; 2           ; 9                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Address[3] ; AD11  ; 8        ; 27           ; 0            ; 3           ; 9                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Address[4] ; AC11  ; 8        ; 22           ; 0            ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; CLK        ; N1    ; 2        ; 0            ; 18           ; 1           ; 2                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Data[0]    ; Y13   ; 7        ; 37           ; 0            ; 3           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Data[1]    ; AB12  ; 8        ; 24           ; 0            ; 1           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Data[2]    ; AA12  ; 8        ; 29           ; 0            ; 1           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; Data[3]    ; AD12  ; 8        ; 31           ; 0            ; 3           ; 8                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;