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VHDL编写的

; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[1]     ; ctr:inst2|tc1[2]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|cnt1        ; ctr:inst2|ta1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|set1        ; ctr:inst2|ta1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[0]     ; ctr:inst2|ta1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[1]     ; ctr:inst2|ta1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|cnt1        ; ctr:inst2|tb1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|set1        ; ctr:inst2|tb1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[0]     ; ctr:inst2|tb1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[1]     ; ctr:inst2|tb1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|cnt1        ; ctr:inst2|tc1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|set1        ; ctr:inst2|tc1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[0]     ; ctr:inst2|tc1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[1]     ; ctr:inst2|tc1[0]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|cnt1        ; ctr:inst2|tb1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|set1        ; ctr:inst2|tb1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[0]     ; ctr:inst2|tb1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[1]     ; ctr:inst2|tb1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|cnt1        ; ctr:inst2|ta1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|set1        ; ctr:inst2|ta1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[0]     ; ctr:inst2|ta1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[1]     ; ctr:inst2|ta1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|cnt1        ; ctr:inst2|tc1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|set1        ; ctr:inst2|tc1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[0]     ; ctr:inst2|tc1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; ctr:inst2|num1[1]     ; ctr:inst2|tc1[1]     ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; display:inst1|cnt2[0] ; display:inst1|bcd[0] ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; N/A                                     ; 47.62 MHz ( period = 21.000 ns )                    ; display:inst1|cnt2[1] ; display:inst1|bcd[0] ; clk        ; clk      ; None                        ; None                      ; 16.000 ns               ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                       ;                      ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+-----------------------+----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clk'                                                                                                                                                                              ;
+------------------------------------------+---------------------+------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack                            ; From                ; To               ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+---------------------+------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|q3[0]  ; clk        ; clk      ; None                       ; None                       ; 8.000 ns                 ;
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|bell_3 ; clk        ; clk      ; None                       ; None                       ; 8.000 ns                 ;
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|q3[3]  ; clk        ; clk      ; None                       ; None                       ; 9.000 ns                 ;
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|q3[2]  ; clk        ; clk      ; None                       ; None                       ; 9.000 ns                 ;
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|q3[1]  ; clk        ; clk      ; None                       ; None                       ; 9.000 ns                 ;
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|q2[3]  ; clk        ; clk      ; None                       ; None                       ; 9.000 ns                 ;
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|q2[2]  ; clk        ; clk      ; None                       ; None                       ; 9.000 ns                 ;
; Not operational: Clock Skew > Data Delay ; keyboard:inst|reset ; ctr:inst2|q2[1]  ; clk        ; clk      ; None                       ; None                       ; 9.000 ns                 ;
+------------------------------------------+---------------------+------------------+------------+----------+----------------------------+----------------------------+--------------------------+


+-----------------------------------------------------------------------------------+
; tsu                                                                               ;
+-------+--------------+------------+----------+-------------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From     ; To                      ; To Clock ;
+-------+--------------+------------+----------+-------------------------+----------+
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|pre_state ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|cnt       ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|updown    ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|set_secl  ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|set_sec   ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|reset     ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|set       ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[0] ; keyboard:inst|bell_1    ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[3] ; keyboard:inst|pre_state ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[3] ; keyboard:inst|cnt       ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[3] ; keyboard:inst|updown    ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[3] ; keyboard:inst|set_secl  ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[3] ; keyboard:inst|set_sec   ; clk      ;
; N/A   ; None         ; 11.000 ns  ; keyin[3] ; keyboard:inst