register_16bit.v

来自「simple MIPS source code very simple it h」· Verilog 代码 · 共 25 行

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    12:22:32 04/02/2009 
// Design Name: 
// Module Name:    register_16bit 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module register_16bit();


endmodule