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Clock Information:-----------------------------------------------------+------------------------+-------+Clock Signal | Clock buffer(FF name) | Load |-----------------------------------+------------------------+-------+clk | BUFGP | 256 |-----------------------------------+------------------------+-------+Asynchronous Control Signals Information:--------------------------------------------------------------------------------------------------------------+-----------------------------+-------+Control Signal | Buffer(FF name) | Load |----------------------------------------------------------------------+-----------------------------+-------+regi_set/reg00/reset_inv(regi_set/reg00/reset_inv1_INV_0:O) | NONE(regi_set/reg01/data_13)| 86 |regi_set/reg00/reset_inv1_INV_0_2(regi_set/reg00/reset_inv1_INV_0_2:O)| NONE(regi_set/reg10/data_12)| 85 |regi_set/reg00/reset_inv1_INV_0_1(regi_set/reg00/reset_inv1_INV_0_1:O)| NONE(regi_set/reg12/data_9) | 85 |----------------------------------------------------------------------+-----------------------------+-------+Timing Summary:---------------Speed Grade: -7 Minimum period: 9.946ns (Maximum Frequency: 100.543MHz) Minimum input arrival time before clock: 14.252ns Maximum output required time after clock: 16.289ns Maximum combinational path delay: 20.595nsTiming Detail:--------------All values displayed in nanoseconds (ns)=========================================================================Timing constraint: Default period analysis for Clock 'clk' Clock period: 9.946ns (frequency: 100.543MHz) Total number of paths / destination ports: 200704 / 256-------------------------------------------------------------------------Delay: 9.946ns (Levels of Logic = 21) Source: regi_set/reg10/data_0 (FF) Destination: regi_set/reg00/data_15 (FF) Source Clock: clk rising Destination Clock: clk rising Data Path: regi_set/reg10/data_0 to regi_set/reg00/data_15 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 2 0.886 1.035 regi_set/reg10/data_0 (regi_set/reg10/data_0) LUT4:I0->O 1 0.418 0.828 regi_set/mux2/outdata<0>55 (regi_set/mux2/outdata<0>_map21) LUT4:I1->O 1 0.418 0.828 regi_set/mux2/outdata<0>76 (regi_set/mux2/outdata<0>_map28) LUT4:I0->O 2 0.418 1.035 regi_set/mux2/outdata<0>112 (read_data2<0>) LUT2:I1->O 2 0.418 0.000 alu_mo/alu_add/Madd_data_lut<0> (alu_mo/data_from_add<0>) MUXCY:S->O 1 0.461 0.000 alu_mo/alu_add/Madd_data_cy<0> (alu_mo/alu_add/Madd_data_cy<0>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<1> (alu_mo/alu_add/Madd_data_cy<1>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<2> (alu_mo/alu_add/Madd_data_cy<2>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<3> (alu_mo/alu_add/Madd_data_cy<3>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<4> (alu_mo/alu_add/Madd_data_cy<4>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<5> (alu_mo/alu_add/Madd_data_cy<5>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<6> (alu_mo/alu_add/Madd_data_cy<6>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<7> (alu_mo/alu_add/Madd_data_cy<7>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<8> (alu_mo/alu_add/Madd_data_cy<8>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<9> (alu_mo/alu_add/Madd_data_cy<9>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<10> (alu_mo/alu_add/Madd_data_cy<10>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<11> (alu_mo/alu_add/Madd_data_cy<11>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<12> (alu_mo/alu_add/Madd_data_cy<12>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<13> (alu_mo/alu_add/Madd_data_cy<13>) MUXCY:CI->O 0 0.052 0.000 alu_mo/alu_add/Madd_data_cy<14> (alu_mo/alu_add/Madd_data_cy<14>) XORCY:CI->O 1 0.579 0.828 alu_mo/alu_add/Madd_data_xor<15> (alu_mo/data_from_add<15>) LUT4:I2->O 17 0.418 0.000 alu_mo/alu_mux/data<15>1 (final_output_15_OBUF) FDCE:D 0.648 regi_set/reg15/data_15 ---------------------------------------- Total 9.946ns (5.392ns logic, 4.554ns route) (54.2% logic, 45.8% route)=========================================================================Timing constraint: Default OFFSET IN BEFORE for Clock 'clk' Total number of paths / destination ports: 830976 / 512-------------------------------------------------------------------------Offset: 14.252ns (Levels of Logic = 23) Source: read_sel1<0> (PAD) Destination: regi_set/reg00/data_15 (FF) Destination Clock: clk rising Data Path: read_sel1<0> to regi_set/reg00/data_15 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IBUF:I->O 16 0.769 2.520 read_sel1_0_IBUF (read_sel1_0_IBUF) LUT4:I1->O 16 0.418 2.520 regi_set/mux1/outdata_cmp_eq00131 (regi_set/mux1/outdata_cmp_eq0013) LUT4:I3->O 1 0.418 0.828 regi_set/mux1/outdata<0>67 (regi_set/mux1/outdata<0>_map25) LUT4:I2->O 1 0.418 0.828 regi_set/mux1/outdata<0>76 (regi_set/mux1/outdata<0>_map28) LUT4:I0->O 2 0.418 1.035 regi_set/mux1/outdata<0>112 (read_data1<0>) LUT2:I0->O 2 0.418 0.000 alu_mo/alu_add/Madd_data_lut<0> (alu_mo/data_from_add<0>) MUXCY:S->O 1 0.461 0.000 alu_mo/alu_add/Madd_data_cy<0> (alu_mo/alu_add/Madd_data_cy<0>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<1> (alu_mo/alu_add/Madd_data_cy<1>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<2> (alu_mo/alu_add/Madd_data_cy<2>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<3> (alu_mo/alu_add/Madd_data_cy<3>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<4> (alu_mo/alu_add/Madd_data_cy<4>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<5> (alu_mo/alu_add/Madd_data_cy<5>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<6> (alu_mo/alu_add/Madd_data_cy<6>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<7> (alu_mo/alu_add/Madd_data_cy<7>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<8> (alu_mo/alu_add/Madd_data_cy<8>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<9> (alu_mo/alu_add/Madd_data_cy<9>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<10> (alu_mo/alu_add/Madd_data_cy<10>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<11> (alu_mo/alu_add/Madd_data_cy<11>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<12> (alu_mo/alu_add/Madd_data_cy<12>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<13> (alu_mo/alu_add/Madd_data_cy<13>) MUXCY:CI->O 0 0.052 0.000 alu_mo/alu_add/Madd_data_cy<14> (alu_mo/alu_add/Madd_data_cy<14>) XORCY:CI->O 1 0.579 0.828 alu_mo/alu_add/Madd_data_xor<15> (alu_mo/data_from_add<15>) LUT4:I2->O 17 0.418 0.000 alu_mo/alu_mux/data<15>1 (final_output_15_OBUF) FDCE:D 0.648 regi_set/reg15/data_15 ---------------------------------------- Total 14.252ns (5.693ns logic, 8.559ns route) (39.9% logic, 60.1% route)=========================================================================Timing constraint: Default OFFSET OUT AFTER for Clock 'clk' Total number of paths / destination ports: 12544 / 16-------------------------------------------------------------------------Offset: 16.289ns (Levels of Logic = 22) Source: regi_set/reg10/data_0 (FF) Destination: final_output<15> (PAD) Source Clock: clk rising Data Path: regi_set/reg10/data_0 to final_output<15> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 2 0.886 1.035 regi_set/reg10/data_0 (regi_set/reg10/data_0) LUT4:I0->O 1 0.418 0.828 regi_set/mux2/outdata<0>55 (regi_set/mux2/outdata<0>_map21) LUT4:I1->O 1 0.418 0.828 regi_set/mux2/outdata<0>76 (regi_set/mux2/outdata<0>_map28) LUT4:I0->O 2 0.418 1.035 regi_set/mux2/outdata<0>112 (read_data2<0>) LUT2:I1->O 2 0.418 0.000 alu_mo/alu_add/Madd_data_lut<0> (alu_mo/data_from_add<0>) MUXCY:S->O 1 0.461 0.000 alu_mo/alu_add/Madd_data_cy<0> (alu_mo/alu_add/Madd_data_cy<0>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<1> (alu_mo/alu_add/Madd_data_cy<1>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<2> (alu_mo/alu_add/Madd_data_cy<2>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<3> (alu_mo/alu_add/Madd_data_cy<3>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<4> (alu_mo/alu_add/Madd_data_cy<4>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<5> (alu_mo/alu_add/Madd_data_cy<5>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<6> (alu_mo/alu_add/Madd_data_cy<6>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<7> (alu_mo/alu_add/Madd_data_cy<7>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<8> (alu_mo/alu_add/Madd_data_cy<8>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<9> (alu_mo/alu_add/Madd_data_cy<9>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<10> (alu_mo/alu_add/Madd_data_cy<10>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<11> (alu_mo/alu_add/Madd_data_cy<11>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<12> (alu_mo/alu_add/Madd_data_cy<12>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<13> (alu_mo/alu_add/Madd_data_cy<13>) MUXCY:CI->O 0 0.052 0.000 alu_mo/alu_add/Madd_data_cy<14> (alu_mo/alu_add/Madd_data_cy<14>) XORCY:CI->O 1 0.579 0.828 alu_mo/alu_add/Madd_data_xor<15> (alu_mo/data_from_add<15>) LUT4:I2->O 17 0.418 2.565 alu_mo/alu_mux/data<15>1 (final_output_15_OBUF) OBUF:I->O 4.426 final_output_15_OBUF (final_output<15>) ---------------------------------------- Total 16.289ns (9.170ns logic, 7.119ns route) (56.3% logic, 43.7% route)=========================================================================Timing constraint: Default path analysis Total number of paths / destination ports: 51840 / 16-------------------------------------------------------------------------Delay: 20.595ns (Levels of Logic = 24) Source: read_sel1<0> (PAD) Destination: final_output<15> (PAD) Data Path: read_sel1<0> to final_output<15> Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IBUF:I->O 16 0.769 2.520 read_sel1_0_IBUF (read_sel1_0_IBUF) LUT4:I1->O 16 0.418 2.520 regi_set/mux1/outdata_cmp_eq00131 (regi_set/mux1/outdata_cmp_eq0013) LUT4:I3->O 1 0.418 0.828 regi_set/mux1/outdata<0>67 (regi_set/mux1/outdata<0>_map25) LUT4:I2->O 1 0.418 0.828 regi_set/mux1/outdata<0>76 (regi_set/mux1/outdata<0>_map28) LUT4:I0->O 2 0.418 1.035 regi_set/mux1/outdata<0>112 (read_data1<0>) LUT2:I0->O 2 0.418 0.000 alu_mo/alu_add/Madd_data_lut<0> (alu_mo/data_from_add<0>) MUXCY:S->O 1 0.461 0.000 alu_mo/alu_add/Madd_data_cy<0> (alu_mo/alu_add/Madd_data_cy<0>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<1> (alu_mo/alu_add/Madd_data_cy<1>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<2> (alu_mo/alu_add/Madd_data_cy<2>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<3> (alu_mo/alu_add/Madd_data_cy<3>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<4> (alu_mo/alu_add/Madd_data_cy<4>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<5> (alu_mo/alu_add/Madd_data_cy<5>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<6> (alu_mo/alu_add/Madd_data_cy<6>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<7> (alu_mo/alu_add/Madd_data_cy<7>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<8> (alu_mo/alu_add/Madd_data_cy<8>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<9> (alu_mo/alu_add/Madd_data_cy<9>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<10> (alu_mo/alu_add/Madd_data_cy<10>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<11> (alu_mo/alu_add/Madd_data_cy<11>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<12> (alu_mo/alu_add/Madd_data_cy<12>) MUXCY:CI->O 1 0.052 0.000 alu_mo/alu_add/Madd_data_cy<13> (alu_mo/alu_add/Madd_data_cy<13>) MUXCY:CI->O 0 0.052 0.000 alu_mo/alu_add/Madd_data_cy<14> (alu_mo/alu_add/Madd_data_cy<14>) XORCY:CI->O 1 0.579 0.828 alu_mo/alu_add/Madd_data_xor<15> (alu_mo/data_from_add<15>) LUT4:I2->O 17 0.418 2.565 alu_mo/alu_mux/data<15>1 (final_output_15_OBUF) OBUF:I->O 4.426 final_output_15_OBUF (final_output<15>) ---------------------------------------- Total 20.595ns (9.471ns logic, 11.124ns route) (46.0% logic, 54.0% route)=========================================================================CPU : 8.70 / 9.00 s | Elapsed : 9.00 / 9.00 s --> Total memory usage is 140872 kilobytesNumber of errors : 0 ( 0 filtered)Number of warnings : 13 ( 0 filtered)Number of infos : 0 ( 0 filtered)⌨️ 快捷键说明
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