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mstar 776 开发的车载dvd

#define GPIO37_PAD      PAD_TS0_VLD                         // TS0_GPIO8
#define GPIO37_DIR(d)   MDrv_WriteRegBit(0x1E71, d, _BIT0);
#define GPIO37_SET(v)   MDrv_WriteRegBit(0x1E6F, v, _BIT0);
#define GPIO37_GET()    MDrv_ReadRegBit(0x1E6F, _BIT0);

#define GPIO38_PAD      PAD_TS0_SYNC                        // TS0_GPIO9
#define GPIO38_DIR(d)   MDrv_WriteRegBit(0x1E71, d, _BIT1);
#define GPIO38_SET(v)   MDrv_WriteRegBit(0x1E6F, v, _BIT1);
#define GPIO38_GET()    MDrv_ReadRegBit(0x1E6F, _BIT1);

#define GPIO39_PAD      PAD_TS0_CLK                         // TS0_GPIO10
#define GPIO39_DIR(d)   MDrv_WriteRegBit(0x1E71, d, _BIT2);
#define GPIO39_SET(v)   MDrv_WriteRegBit(0x1E6F, v, _BIT2);
#define GPIO39_GET()    MDrv_ReadRegBit(0x1E6F, _BIT2);

#define GPIO40_PAD      PAD_TS1_D0                          // TS1_GPIO0
#define GPIO40_DIR(d)   MDrv_WriteRegBit(0x1E76, d, _BIT0);
#define GPIO40_SET(v)   MDrv_WriteRegBit(0x1E74, v, _BIT0);
#define GPIO40_GET()    MDrv_ReadRegBit(0x1E72, _BIT0);

#define GPIO41_PAD      PAD_TS1_VLD                         // TS1_GPIO1
#define GPIO41_DIR(d)   MDrv_WriteRegBit(0x1E76, d, _BIT1);
#define GPIO41_SET(v)   MDrv_WriteRegBit(0x1E74, v, _BIT1);
#define GPIO41_GET()    MDrv_ReadRegBit(0x1E72, _BIT1);

#define GPIO42_PAD      PAD_TS1_SYNC                        // TS1_GPIO2
#define GPIO42_DIR(d)   MDrv_WriteRegBit(0x1E76, d, _BIT2);
#define GPIO42_SET(v)   MDrv_WriteRegBit(0x1E74, v, _BIT2);
#define GPIO42_GET()    MDrv_ReadRegBit(0x1E72, _BIT2);

#define GPIO43_PAD      PAD_TS1_CLK                         // TS1_GPIO3
#define GPIO43_DIR(d)   MDrv_WriteRegBit(0x1E76, d, _BIT3);
#define GPIO43_SET(v)   MDrv_WriteRegBit(0x1E74, v, _BIT3);
#define GPIO43_GET()    MDrv_ReadRegBit(0x1E72, _BIT3);

#define GPIO44_PAD      PAD_I2S_IN_WS                       // I2S_GPIO_0
#define GPIO44_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT0)
#define GPIO44_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT0)
#define GPIO44_GET()    MDrv_ReadRegBit(0x1E7E, _BIT0)

#define GPIO45_PAD      PAD_I2S_IN_BCK                      // I2S_GPIO_1
#define GPIO45_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT1)
#define GPIO45_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT1)
#define GPIO45_GET()    MDrv_ReadRegBit(0x1E7E, _BIT1)

#define GPIO46_PAD      PAD_I2S_IN_SD                       // I2S_GPIO_2
#define GPIO46_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT2)
#define GPIO46_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT2)
#define GPIO46_GET()    MDrv_ReadRegBit(0x1E7E, _BIT2)

#define GPIO47_PAD      PAD_SPDIF_IN                        // I2S_GPIO_3
#define GPIO47_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT3)
#define GPIO47_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT3)
#define GPIO47_GET()    MDrv_ReadRegBit(0x1E7E, _BIT3)

#define GPIO48_PAD      PAD_SPDIF_OUT                       // I2S_GPIO_4
#define GPIO48_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT4)
#define GPIO48_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT4)
#define GPIO48_GET()    MDrv_ReadRegBit(0x1E7E, _BIT4)

#define GPIO49_PAD      PAD_I2S_OUT_WS                      // I2S_GPIO_5
#define GPIO49_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT5)
#define GPIO49_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT5)
#define GPIO49_GET()    MDrv_ReadRegBit(0x1E7E, _BIT5)

#define GPIO50_PAD      PAD_I2S_OUT_MCK                     // I2S_GPIO_6
#define GPIO50_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT6)
#define GPIO50_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT6)
#define GPIO50_GET()    MDrv_ReadRegBit(0x1E7E, _BIT6)

#define GPIO51_PAD      PAD_I2S_OUT_BCK                     // I2S_GPIO_7
#define GPIO51_DIR(d)   MDrv_WriteRegBit(0x1E82, d, _BIT7)
#define GPIO51_SET(v)   MDrv_WriteRegBit(0x1E80, v, _BIT7)
#define GPIO51_GET()    MDrv_ReadRegBit(0x1E7E, _BIT7)

#define GPIO52_PAD      PAD_I2S_OUT_SD                      // I2S_GPIO_8
#define GPIO52_DIR(d)   MDrv_WriteRegBit(0x1E83, d, _BIT0)
#define GPIO52_SET(v)   MDrv_WriteRegBit(0x1E81, v, _BIT0)
#define GPIO52_GET()    MDrv_ReadRegBit(0x1E7F, _BIT0)

#define GPIO53_PAD      PAD_PCM2_CD_N                       // FCIE_GPIO0
#define GPIO53_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT0)
#define GPIO53_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT0)
#define GPIO53_GET()    MDrv_ReadRegBit(0x1E66, _BIT0)

#define GPIO54_PAD      PAD_PCM2_RESET                      // FCIE_GPIO1
#define GPIO54_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT1)
#define GPIO54_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT1)
#define GPIO54_GET()    MDrv_ReadRegBit(0x1E66, _BIT1)

#define GPIO55_PAD      PAD_FLH_A21                         // FCIE_GPIO2
#define GPIO55_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT2)
#define GPIO55_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT2)
#define GPIO55_GET()    MDrv_ReadRegBit(0x1E66, _BIT2)

#define GPIO56_PAD      PAD_CFSM_D0                         // FCIE_GPIO3
#define GPIO56_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT3)
#define GPIO56_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT3)
#define GPIO56_GET()    MDrv_ReadRegBit(0x1E66, _BIT3)

#define GPIO57_PAD      PAD_PCM2_CE_N                       // FCIE_GPIO4
#define GPIO57_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT4)
#define GPIO57_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT4)
#define GPIO57_GET()    MDrv_ReadRegBit(0x1E66, _BIT4)

#define GPIO58_PAD      PAD_PCM2_IRQA_N                     // FCIE_GPIO5
#define GPIO58_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT5)
#define GPIO58_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT5)
#define GPIO58_GET()    MDrv_ReadRegBit(0x1E66, _BIT5)

#define GPIO59_PAD      PAD_PCM2_WAIT_N                     // FCIE_GPIO6
#define GPIO59_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT6)
#define GPIO59_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT6)
#define GPIO59_GET()    MDrv_ReadRegBit(0x1E66, _BIT6)

#define GPIO60_PAD      PAD_CFSM_D2                         // FCIE_GPIO7
#define GPIO60_DIR(d)   MDrv_WriteRegBit(0x1E6A, d, _BIT7)
#define GPIO60_SET(v)   MDrv_WriteRegBit(0x1E68, v, _BIT7)
#define GPIO60_GET()    MDrv_ReadRegBit(0x1E66, _BIT7)

#define GPIO61_PAD      PAD_CF_D9                           // FCIE_GPIO8
#define GPIO61_DIR(d)   MDrv_WriteRegBit(0x1E6B, d, _BIT0)
#define GPIO61_SET(v)   MDrv_WriteRegBit(0x1E69, v, _BIT0)
#define GPIO61_GET()    MDrv_ReadRegBit(0x1E67, _BIT0)

#define GPIO62_PAD      PAD_CF_D10                          // FCIE_GPIO9
#define GPIO62_DIR(d)   MDrv_WriteRegBit(0x1E6B, d, _BIT1)
#define GPIO62_SET(v)   MDrv_WriteRegBit(0x1E69, v, _BIT1)
#define GPIO62_GET()    MDrv_ReadRegBit(0x1E67, _BIT1)

#define GPIO63_PAD      PAD_PCI_AD0                         // PCI_GPIO0
#define GPIO63_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT0)
#define GPIO63_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT0)
#define GPIO63_GET()    MDrv_ReadRegBit(0x1E84, _BIT0)

#define GPIO64_PAD      PAD_PCI_AD1                         // PCI_GPIO1
#define GPIO64_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT1)
#define GPIO64_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT1)
#define GPIO64_GET()    MDrv_ReadRegBit(0x1E84, _BIT1)

#define GPIO65_PAD      PAD_PCI_AD2                         // PCI_GPIO2
#define GPIO65_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT2)
#define GPIO65_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT2)
#define GPIO65_GET()    MDrv_ReadRegBit(0x1E84, _BIT2)

#define GPIO66_PAD      PAD_PCI_AD3                         // PCI_GPIO3
#define GPIO66_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT3)
#define GPIO66_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT3)
#define GPIO66_GET()    MDrv_ReadRegBit(0x1E84, _BIT3)

#define GPIO67_PAD      PAD_PCI_AD4                         // PCI_GPIO4
#define GPIO67_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT4)
#define GPIO67_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT4)
#define GPIO67_GET()    MDrv_ReadRegBit(0x1E84, _BIT4)

#define GPIO68_PAD      PAD_PCI_AD5                         // PCI_GPIO5
#define GPIO68_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT5)
#define GPIO68_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT5)
#define GPIO68_GET()    MDrv_ReadRegBit(0x1E84, _BIT5)

#define GPIO69_PAD      PAD_PCI_AD6                         // PCI_GPIO6
#define GPIO69_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT6)
#define GPIO69_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT6)
#define GPIO69_GET()    MDrv_ReadRegBit(0x1E84, _BIT6)

#define GPIO70_PAD      PAD_PCI_AD7                         // PCI_GPIO7
#define GPIO70_DIR(d)   MDrv_WriteRegBit(0x1E90, d, _BIT7)
#define GPIO70_SET(v)   MDrv_WriteRegBit(0x1E8A, v, _BIT7)
#define GPIO70_GET()    MDrv_ReadRegBit(0x1E84, _BIT7)

#define GPIO83_PAD      PAD_PCI_AD20                        // PCI_GPIO20
#define GPIO83_DIR(d)   MDrv_WriteRegBit(0x1E92, d, _BIT4)
#define GPIO83_SET(v)   MDrv_WriteRegBit(0x1E8C, v, _BIT4)
#define GPIO83_GET()    MDrv_ReadRegBit(0x1E86, _BIT4)

#define GPIO84_PAD      PAD_PCI_AD21                        // PCI_GPIO21
#define GPIO84_DIR(d)   MDrv_WriteRegBit(0x1E92, d, _BIT5)
#define GPIO84_SET(v)   MDrv_WriteRegBit(0x1E8C, v, _BIT5)
#define GPIO84_GET()    MDrv_ReadRegBit(0x1E86, _BIT5)

#define GPIO85_PAD      PAD_PCI_AD22                        // PCI_GPIO22
#define GPIO85_DIR(d)   MDrv_WriteRegBit(0x1E92, d, _BIT6)
#define GPIO85_SET(v)   MDrv_WriteRegBit(0x1E8C, v, _BIT6)
#define GPIO85_GET()    MDrv_ReadRegBit(0x1E86, _BIT6)

#define GPIO86_PAD      PAD_PCI_AD23                        // PCI_GPIO23
#define GPIO86_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT0)
#define GPIO86_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT0)
#define GPIO86_GET()    MDrv_ReadRegBit(0x1E87, _BIT0)

#define GPIO87_PAD      PAD_PCM_IORD_N                      // PCI_GPIO24
#define GPIO87_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT1)
#define GPIO87_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT1)
#define GPIO87_GET()    MDrv_ReadRegBit(0x1E87, _BIT1)

#define GPIO88_PAD      PAD_PCM_IOWR_N                      // PCI_GPIO25
#define GPIO88_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT2)
#define GPIO88_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT2)
#define GPIO88_GET()    MDrv_ReadRegBit(0x1E87, _BIT2)

#define GPIO89_PAD      PAD_PCM_OE_N                        // PCI_GPIO26
#define GPIO89_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT3)
#define GPIO89_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT3)
#define GPIO89_GET()    MDrv_ReadRegBit(0x1E87, _BIT3)

#define GPIO90_PAD      PAD_PCM_WE_N                        // PCI_GPIO27
#define GPIO90_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT4)
#define GPIO90_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT4)
#define GPIO90_GET()    MDrv_ReadRegBit(0x1E87, _BIT4)

#define GPIO91_PAD      PAD_PCM_REG_N                       // PCI_GPIO28
#define GPIO91_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT5)
#define GPIO91_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT5)
#define GPIO91_GET()    MDrv_ReadRegBit(0x1E87, _BIT5)

#define GPIO92_PAD      PAD_PCM_CE_N                        // PCI_GPIO29
#define GPIO92_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT6)
#define GPIO92_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT6)
#define GPIO92_GET()    MDrv_ReadRegBit(0x1E87, _BIT6)

#define GPIO93_PAD      PAD_PCM_IRQA_N                      // PCI_GPIO30
#define GPIO93_DIR(d)   MDrv_WriteRegBit(0x1E93, d, _BIT7)
#define GPIO93_SET(v)   MDrv_WriteRegBit(0x1E8D, v, _BIT7)
#define GPIO93_GET()    MDrv_ReadRegBit(0x1E87, _BIT7)

#define GPIO94_PAD      PAD_PCM_WAIT_N                      // PCI_GPIO31
#define GPIO94_DIR(d)   MDrv_WriteRegBit(0x1E94, d, _BIT0)
#define GPIO94_SET(v)   MDrv_WriteRegBit(0x1E8E, v, _BIT0)
#define GPIO94_GET()    MDrv_ReadRegBit(0x1E88, _BIT0)

#define GPIO95_PAD      PAD_PCM_RESET                       // PCI_GPIO32
#define GPIO95_DIR(d)   MDrv_WriteRegBit(0x1E94, d, _BIT1)
#define GPIO95_SET(v)   MDrv_WriteRegBit(0x1E8E, v, _BIT1)
#define GPIO95_GET()    MDrv_ReadRegBit(0x1E88, _BIT1)

#define GPIO96_PAD      PAD_PCM_CD_N                        // PCI_GPIO32
#define GPIO96_DIR(d)   MDrv_WriteRegBit(0x1E94, d, _BIT2)
#define GPIO96_SET(v)   MDrv_WriteRegBit(0x1E8E, v, _BIT2)
#define GPIO96_GET()    MDrv_ReadRegBit(0x1E88, _BIT2)

#define GPIO97_PAD      PAD_LVSYNC
#define GPIO97_DIR(d)   MDrv_WriteRegBit(0x30A2, d, _BIT0)