top.fit.rpt

基于FPGA有限状态机的数据采集系统

; Optimize Timing                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing         ; On                             ; On                             ;
; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
; Stop After Congestion Map Generation               ; Off                            ; Off                            ;
; Use smart compilation                              ; Off                            ; Off                            ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in G:/TASK/DVDT_MORE/top.pin.


+-----------------------------------------------------------------------+
; Fitter Resource Usage Summary                                         ;
+---------------------------------------------+-------------------------+
; Resource                                    ; Usage                   ;
+---------------------------------------------+-------------------------+
; Total logic elements                        ; 67 / 5,980 ( 1 % )      ;
;     -- Combinational with no register       ; 39                      ;
;     -- Register only                        ; 18                      ;
;     -- Combinational with a register        ; 10                      ;
;                                             ;                         ;
; Logic element usage by number of LUT inputs ;                         ;
;     -- 4 input functions                    ; 11                      ;
;     -- 3 input functions                    ; 13                      ;
;     -- 2 input functions                    ; 21                      ;
;     -- 1 input functions                    ; 20                      ;
;     -- 0 input functions                    ; 2                       ;
;                                             ;                         ;
; Logic elements by mode                      ;                         ;
;     -- normal mode                          ; 50                      ;
;     -- arithmetic mode                      ; 17                      ;
;     -- qfbk mode                            ; 0                       ;
;     -- register cascade mode                ; 0                       ;
;     -- synchronous clear/load mode          ; 0                       ;
;     -- asynchronous clear/load mode         ; 23                      ;
;                                             ;                         ;
; Total registers                             ; 28 / 6,523 ( < 1 % )    ;
; Total LABs                                  ; 17 / 598 ( 3 % )        ;
; Logic elements in carry chains              ; 18                      ;
; User inserted logic elements                ; 0                       ;
; Virtual pins                                ; 0                       ;
; I/O pins                                    ; 54 / 185 ( 29 % )       ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )          ;
; Global signals                              ; 5                       ;
; M4Ks                                        ; 0 / 20 ( 0 % )          ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )      ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )      ;
; PLLs                                        ; 0 / 2 ( 0 % )           ;
; Global clocks                               ; 5 / 8 ( 63 % )          ;
; Average interconnect usage                  ; 0%                      ;
; Peak interconnect usage                     ; 1%                      ;
; Maximum fan-out node                        ; clk_select:inst2|clk~16 ;
; Maximum fan-out                             ; 24                      ;
; Highest non-global fan-out signal           ; ~GND                    ;
; Highest non-global fan-out                  ; 18                      ;
; Total fan-out                               ; 283                     ;
; Average fan-out                             ; 2.30                    ;
+---------------------------------------------+-------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; change    ; 67    ; 4        ; 6            ; 0            ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;