📄 div_clk_6hz.v
字号:
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 20:31:28 04/29/09
// Design Name:
// Module Name: div_clk_6hz
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module div_clk_6hz(clock_50Mhz,clk23b);
input clock_50Mhz ;
output clk23b ;
integer i ;
parameter value=416666 ;
reg clk23b=0 ;
always @(posedge clock_50Mhz)
begin
if(i==value)
begin
i=0 ;
clk23b<=~clk23b ;
end
else
i=i+1 ;
end
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -