📄 validate_positions.v
字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 10:05:53 04/30/09
// Design Name:
// Module Name: validate_positions
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module validate_positions(clk,reset,new_c,char,done,S);
//input selin ;
input clk,reset,new_c ;
input[2:0] char ;
output done ;
output S ;
//output sel ;
reg done=0 ;
reg S ;
//reg sel=0 ;
always @(posedge clk)
begin
if(reset==1'b1)
done<=1'b0 ;
// else if(selin)
// done<=1'b0 ;
else if(new_c==1'b1)
begin
case(char)
3'b000: S<=1'b1 ; //空的
3'b010:begin S<=1'b1 ; done<=1 ;end //门
default:begin S<=1'b0 ; end
endcase
end
else
S<=1'b0 ;
end
endmodule
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