📄 timer.v
字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 09:49:56 04/30/09
// Design Name:
// Module Name: timer
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module timer(clk,reset,enable,d1,d2,d3,d4);
input clk ,reset ;
input enable ;
output[3:0] d1,d2,d3,d4 ;
reg [3:0] d1,d2,d3,d4 ;
reg clk_1hz ;
parameter value=24999999 ;
integer i=0 ;
always @(posedge clk)
begin
if(i==value)
begin
i=0 ;
clk_1hz<=~clk_1hz ;
end
else
i=i+1 ;
end
always @(posedge clk_1hz)
begin
if(reset==1'b1)
begin
d4<=0 ;
d3<=0 ;
d2<=0 ;
d1<=0 ;
end
else if(enable==1'b1)
begin
if((d4==9)&&(d3==9)&&(d2==9)&&(d1==9))
begin
d4<=0 ;
d3<=0;
d2<=0;
d1<=0 ;
end
else if((d3==9)&&(d2==9)&&(d1==9))
begin
d4<=d4+1;
d3<=0;
d2<=0;
d1<=0;
end
else
if((d2==9)&&(d1==9))
begin
d3<=d3+1;
d2<=0;
d1<=0;
end
else
if(d1==9)
begin
d2<=d2+1;
d1<=0;
end
else
d1<=d1+1;
end
else
begin
d4<=d4 ;
d3<=d3 ;
d2<=d2 ;
d1<=d1 ;
end
end
endmodule
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