📄 seg7_display.v
字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date: 08:53:43 04/30/09
// Design Name:
// Module Name: seg7_display
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module seg7_display(d1,d2,d3,d4,clk,an1,an2,an3,an4,ca,cb,cc,cd,ce,cf,cg,ch);
input clk ;
input[3:0] d1,d2,d3,d4 ;
output an1,an2,an3,an4 ;
output ca,cb,cc,cd,ce,cf,cg,ch ;
wire [1:0] num_out ;
wire [3:0] mux_out ;
wire [7:0] dig ;
wire clk17b ;
div_clk_381hz divclk(.clock_50Mhz(clk),.clk17b(clk17b)) ;
num_2bits num(.clk(clk17b),.val(num_out)) ;
decod_2bits decod(.i(num_out),.o0(an1),.o1(an2),.o2(an3),.o3(an4));
mux4_1_4bits mux(.i0(d1),.i1(d2),.i2(d3),.i3(d4),.s(num_out),.o(mux_out)) ;
rom_digits rom(.addr(mux_out),.digit(dig)) ;
assign ca=dig[7] ;
assign cb=dig[6] ;
assign cc=dig[5] ;
assign cd=dig[4] ;
assign ce=dig[3] ;
assign cf=dig[2] ;
assign cg=dig[1] ;
assign ch=dig[0] ;
endmodule
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