📄 div_clk_25mhz.v
字号:
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 20:39:02 04/29/09
// Design Name:
// Module Name: div_clk_25Mhz
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module div_clk_25Mhz(clock_50Mhz,clk25);
input clock_50Mhz ;
output clk25 ;
reg clk=0 ;
assign clk25=clk ;
always @(posedge clock_50Mhz)
begin
clk<=~clk ;
end
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -