📄 light.v
字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 20:49:23 04/29/09
// Design Name:
// Module Name: light
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module light(clk,reset,done,
led1,led2,led3,led4,led5,led6,led7,led8);
input clk,reset,done ;
output led1,led2,led3,led4,led5,led6,led7,led8 ;
reg[8:1] led=0 ;
reg dir=0 ;
always @(posedge clk)
begin
if(reset==1'b1)
begin
led<=8'b0 ;
dir<=1'b0 ;
end
else
if(done==1'b1)
begin
if(dir==1'b0)
begin
case(led)
8'b00000000:led<=8'b10000000 ;
8'b10000000:led<=8'b11000000 ;
8'b11000000:led<=8'b11100000 ;
8'b11100000:led<=8'b01110000 ;
8'b01110000:led<=8'b00111000 ;
8'b00111000:led<=8'b00011100 ;
8'b00011100:led<=8'b00000111 ;
8'b00000111:led<=8'b00000011 ;
8'b00000011:led<=8'b00000001 ;
8'b00000001: begin
led<=8'b00000000 ;
dir<=1'b1 ;
end
endcase
end
else if(dir==1'b1)
begin
case(led)
8'b00000000:led<=8'b00000001 ;
8'b00000001:led<=8'b00000011 ;
8'b00000011:led<=8'b00000111 ;
8'b00000111:led<=8'b00001110 ;
8'b00001110:led<=8'b00011100 ;
8'b00011100:led<=8'b00111000 ;
8'b00111000:led<=8'b01110000 ;
8'b01110000:led<=8'b11100000 ;
8'b11100000:led<=8'b11000000 ;
8'b11000000:led<=8'b10000000 ;
8'b10000000:begin
led<=8'b0 ;
dir<=0 ;
end
endcase
end
end
end
assign led1=led[1];
assign led2=led[2];
assign led3=led[3];
assign led4=led[4];
assign led5=led[5];
assign led6=led[6];
assign led7=led[7];
assign led8=led[8];
endmodule
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