📄 timer_enable.v
字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 09:57:30 04/30/09
// Design Name:
// Module Name: timer_enable
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module timer_enable(done,RDY,reset,enable);
input done ;
input RDY ;
input reset ;
output enable ;
reg enable=0 ;
always @(done,RDY,reset)
begin
if(reset==1'b1)
enable<=1'b0 ;
else
if(done==1'b1)
enable<=1'b0 ;
else
if(RDY==1'b1)
enable<=1'b1 ;
end
endmodule
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