📄 div_clk_381hz.v
字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 09:08:55 04/30/09
// Design Name:
// Module Name: div_clk_381hz
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module div_clk_381hz(clock_50Mhz,clk17b);
input clock_50Mhz ;
output clk17b ;
reg[16:0] clk=0 ;
assign clk17b=clk[16] ;
always @(posedge clock_50Mhz)
begin
clk<=clk+1 ;
end
endmodule
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