加法器.txt

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module coun(
    rst,
    clock,
    key,
    led
      );
 input           rst;                  //复位信号
 input           clock;                //时钟                     
 input           key;                  //计数器复位键
 output  [1:0]   led;                  //两位LED
 reg     [1:0]   led;
 reg     [2:0]   counter;              //两位计数器
 reg     [24:0]  cnt;                  //对时钟进行计数分频
 wire            clk_equ;
 wire            clk;
 parameter       count = 24000000;     //多少分频
/********************************************************************************
** 模块名称：分频器
** 功能描述：通过计数器实现分频功能.
********************************************************************************/
 
always@(posedge clock)
begin
 if(!rst)                            //低电平复位
  cnt <= 25'd0;
 else
 if(clk_equ)
  cnt <= 25'd0;
 else
     cnt <= cnt+1'b1;
end

assign clk_equ = (cnt==count);
assign clk = clk_equ;
/********************************************************************************
** 模块名称：计数器
** 功能描述：
********************************************************************************/

always@(posedge clk)                    //以分频后的时钟作为敏感信号
begin
 if(!key)
  counter <= 4'b00;
 else 
  begin
      counter <= counter+1'b1;
   led<=counter;
  end
end
endmodule