📄 huang.map.rpt
字号:
; db/add_sub_l3c.tdf ; yes ; Auto-Generated Megafunction ; F:/verilog/实验三操作/huang/db/add_sub_l3c.tdf ;
; db/lpm_divide_rnl.tdf ; yes ; Auto-Generated Megafunction ; F:/verilog/实验三操作/huang/db/lpm_divide_rnl.tdf ;
; lpm_add_sub.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/lpm_add_sub.tdf ;
; addcore.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/addcore.inc ;
; look_add.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/look_add.inc ;
; bypassff.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/bypassff.inc ;
; altshift.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/altshift.inc ;
; alt_stratix_add_sub.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/alt_stratix_add_sub.inc ;
; alt_mercury_add_sub.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/alt_mercury_add_sub.inc ;
; addcore.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/addcore.tdf ;
; a_csnbuffer.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/a_csnbuffer.inc ;
; a_csnbuffer.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/a_csnbuffer.tdf ;
; altshift.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/altshift.tdf ;
+----------------------------------+-----------------+------------------------------+---------------------------------------------------------------------+
+---------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+-----------------------------------+---------+
; Resource ; Usage ;
+-----------------------------------+---------+
; Total logic elements ; 373 ;
; Total combinational functions ; 341 ;
; -- Total 4-input functions ; 97 ;
; -- Total 3-input functions ; 64 ;
; -- Total 2-input functions ; 104 ;
; -- Total 1-input functions ; 66 ;
; -- Total 0-input functions ; 10 ;
; Combinational cells for routing ; 0 ;
; Total registers ; 85 ;
; Total logic cells in carry chains ; 114 ;
; I/O pins ; 26 ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 65 ;
; Total fan-out ; 1115 ;
; Average fan-out ; 2.79 ;
+-----------------------------------+---------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------+
; |huang ; 373 (204) ; 85 ; 0 ; 26 ; 288 (119) ; 32 (32) ; 53 (53) ; 114 (6) ; 0 (0) ; |huang ;
; |lpm_add_sub:Add0| ; 23 (0) ; 0 ; 0 ; 0 ; 23 (0) ; 0 (0) ; 0 (0) ; 23 (0) ; 0 (0) ; |huang|lpm_add_sub:Add0 ;
; |addcore:adder| ; 23 (1) ; 0 ; 0 ; 0 ; 23 (1) ; 0 (0) ; 0 (0) ; 23 (1) ; 0 (0) ; |huang|lpm_add_sub:Add0|addcore:adder ;
; |a_csnbuffer:result_node| ; 22 (22) ; 0 ; 0 ; 0 ; 22 (22) ; 0 (0) ; 0 (0) ; 22 (22) ; 0 (0) ; |huang|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:Add1| ; 20 (0) ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 0 (0) ; 20 (0) ; 0 (0) ; |huang|lpm_add_sub:Add1 ;
; |addcore:adder| ; 20 (1) ; 0 ; 0 ; 0 ; 20 (1) ; 0 (0) ; 0 (0) ; 20 (1) ; 0 (0) ; |huang|lpm_add_sub:Add1|addcore:adder ;
; |a_csnbuffer:result_node| ; 19 (19) ; 0 ; 0 ; 0 ; 19 (19) ; 0 (0) ; 0 (0) ; 19 (19) ; 0 (0) ; |huang|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:Add2| ; 6 (0) ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 0 (0) ; 6 (0) ; 0 (0) ; |huang|lpm_add_sub:Add2 ;
; |addcore:adder| ; 6 (1) ; 0 ; 0 ; 0 ; 6 (1) ; 0 (0) ; 0 (0) ; 6 (1) ; 0 (0) ; |huang|lpm_add_sub:Add2|addcore:adder ;
; |a_csnbuffer:result_node| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node ;
; |lpm_divide:Div0| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Div1| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Div2| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Div3| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod0| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0 ;
; |lpm_divide_rnl:auto_generated| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 16 (7) ; 0 ; 0 ; 0 ; 16 (7) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod1| ; 17 (0) ; 0 ; 0 ; 0 ; 17 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1 ;
; |lpm_divide_rnl:auto_generated| ; 17 (0) ; 0 ; 0 ; 0 ; 17 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 17 (0) ; 0 ; 0 ; 0 ; 17 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 17 (5) ; 0 ; 0 ; 0 ; 17 (5) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 7 (7) ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod2| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2 ;
; |lpm_divide_rnl:auto_generated| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 16 (7) ; 0 ; 0 ; 0 ; 16 (7) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod3| ; 15 (0) ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3 ;
; |lpm_divide_rnl:auto_generated| ; 15 (0) ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 15 (0) ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 15 (6) ; 0 ; 0 ; 0 ; 15 (6) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 85 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 0 ;
; Number of registers using Asynchronous Clear ; 0 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 14 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+------------------------------------------------------------------+
; Parameter Settings for Inferred Entity Instance: lpm_divide:Div2 ;
+------------------------+----------------+------------------------+
; Parameter Name ; Value ; Type ;
+------------------------+----------------+------------------------+
; LPM_WIDTHN ; 5 ; Untyped ;
; LPM_WIDTHD ; 4 ; Untyped ;
; LPM_NREPRESENTATION ; UNSIGNED ; Untyped ;
; LPM_DREPRESENTATION ; UNSIGNED ; Untyped ;
; LPM_PIPELINE ; 0 ; Untyped ;
; LPM_REMAINDERPOSITIVE ; TRUE ; Untyped ;
; MAXIMIZE_SPEED ; 5 ; Untyped ;
; CBXI_PARAMETER ; lpm_divide_ovl ; Untyped ;
; CARRY_CHAIN ; MANUAL ; Untyped ;
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