📄 huang.fit.rpt
字号:
; Registers ; 85 / 1,728 ( 5 % ) ;
; Total LABs ; 0 / 216 ( 0 % ) ;
; Logic elements in carry chains ; 114 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 26 / 147 ( 18 % ) ;
; -- Clock pins ; 1 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 2 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 65 ;
; Highest non-global fan-out signal ; seconds[2] ;
; Highest non-global fan-out ; 38 ;
; Total fan-out ; 1115 ;
; Average fan-out ; 2.79 ;
+-----------------------------------+--------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------+
; |huang ; 373 (204) ; 85 ; 0 ; 26 ; 288 (119) ; 32 (32) ; 53 (53) ; 114 (6) ; 0 (0) ; |huang ;
; |lpm_add_sub:Add0| ; 23 (0) ; 0 ; 0 ; 0 ; 23 (0) ; 0 (0) ; 0 (0) ; 23 (0) ; 0 (0) ; |huang|lpm_add_sub:Add0 ;
; |addcore:adder| ; 23 (1) ; 0 ; 0 ; 0 ; 23 (1) ; 0 (0) ; 0 (0) ; 23 (1) ; 0 (0) ; |huang|lpm_add_sub:Add0|addcore:adder ;
; |a_csnbuffer:result_node| ; 22 (22) ; 0 ; 0 ; 0 ; 22 (22) ; 0 (0) ; 0 (0) ; 22 (22) ; 0 (0) ; |huang|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:Add1| ; 20 (0) ; 0 ; 0 ; 0 ; 20 (0) ; 0 (0) ; 0 (0) ; 20 (0) ; 0 (0) ; |huang|lpm_add_sub:Add1 ;
; |addcore:adder| ; 20 (1) ; 0 ; 0 ; 0 ; 20 (1) ; 0 (0) ; 0 (0) ; 20 (1) ; 0 (0) ; |huang|lpm_add_sub:Add1|addcore:adder ;
; |a_csnbuffer:result_node| ; 19 (19) ; 0 ; 0 ; 0 ; 19 (19) ; 0 (0) ; 0 (0) ; 19 (19) ; 0 (0) ; |huang|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node ;
; |lpm_add_sub:Add2| ; 6 (0) ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 0 (0) ; 6 (0) ; 0 (0) ; |huang|lpm_add_sub:Add2 ;
; |addcore:adder| ; 6 (1) ; 0 ; 0 ; 0 ; 6 (1) ; 0 (0) ; 0 (0) ; 6 (1) ; 0 (0) ; |huang|lpm_add_sub:Add2|addcore:adder ;
; |a_csnbuffer:result_node| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_add_sub:Add2|addcore:adder|a_csnbuffer:result_node ;
; |lpm_divide:Div0| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div0|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Div1| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div1|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Div2| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div2|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Div3| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3 ;
; |lpm_divide_ovl:auto_generated| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 14 (6) ; 0 ; 0 ; 0 ; 14 (6) ; 0 (0) ; 0 (0) ; 8 (0) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Div3|lpm_divide_ovl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod0| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0 ;
; |lpm_divide_rnl:auto_generated| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 16 (7) ; 0 ; 0 ; 0 ; 16 (7) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_divide:Mod0|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod1| ; 17 (0) ; 0 ; 0 ; 0 ; 17 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1 ;
; |lpm_divide_rnl:auto_generated| ; 17 (0) ; 0 ; 0 ; 0 ; 17 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 17 (0) ; 0 ; 0 ; 0 ; 17 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 17 (5) ; 0 ; 0 ; 0 ; 17 (5) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 7 (7) ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |huang|lpm_divide:Mod1|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod2| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2 ;
; |lpm_divide_rnl:auto_generated| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 16 (0) ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 16 (7) ; 0 ; 0 ; 0 ; 16 (7) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_divide:Mod2|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
; |lpm_divide:Mod3| ; 15 (0) ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3 ;
; |lpm_divide_rnl:auto_generated| ; 15 (0) ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated ;
; |sign_div_unsign_4kh:divider| ; 15 (0) ; 0 ; 0 ; 0 ; 15 (0) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider ;
; |alt_u_div_cie:divider| ; 15 (6) ; 0 ; 0 ; 0 ; 15 (6) ; 0 (0) ; 0 (0) ; 9 (0) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider ;
; |add_sub_m7c:add_sub_3| ; 4 (4) ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 0 (0) ; 4 (4) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_m7c:add_sub_3 ;
; |add_sub_n7c:add_sub_4| ; 5 (5) ; 0 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |huang|lpm_divide:Mod3|lpm_divide_rnl:auto_generated|sign_div_unsign_4kh:divider|alt_u_div_cie:divider|add_sub_n7c:add_sub_4 ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+-------------------------------------+
; Delay Chain Summary ;
+------------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+------------+----------+-------------+
; clk ; Input ; OFF ;
; reset ; Input ; ON ;
; led_seg[0] ; Output ; OFF ;
; led_seg[1] ; Output ; OFF ;
; led_seg[2] ; Output ; OFF ;
; led_seg[3] ; Output ; OFF ;
; led_seg[4] ; Output ; OFF ;
; led_seg[5] ; Output ; OFF ;
; led_seg[6] ; Output ; OFF ;
; led_seg[7] ; Output ; OFF ;
; led_dig[0] ; Output ; OFF ;
; led_dig[1] ; Output ; OFF ;
; led_dig[2] ; Output ; OFF ;
; led_dig[3] ; Output ; OFF ;
; led_dig[4] ; Output ; OFF ;
; led_dig[5] ; Output ; OFF ;
; led_dig[6] ; Output ; OFF ;
; led_dig[7] ; Output ; OFF ;
; led[0] ; Output ; OFF ;
; led[1] ; Output ; OFF ;
; led[2] ; Output ; OFF ;
; led[3] ; Output ; OFF ;
; led[4] ; Output ; OFF ;
; led[5] ; Output ; OFF ;
; led[6] ; Output ; OFF ;
; led[7] ; Output ; OFF ;
+------------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/verilog/实验三操作/huang/huang.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Fri May 15 16:13:14 2009
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off huang -c huang
Info: Selected device EP1K30QC208-3 for design "huang"
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Fri May 15 2009 at 16:13:16
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:01
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time is 00:00:02
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Fri May 15 16:13:23 2009
Info: Elapsed time: 00:00:09
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