关于vhdl语言的一些语法及问题.txt

显示时分秒 vhdl kebianchongluojiqijian

                关于VHDL语言的一些语法及问题

    1、信号量STD_LOGIC_VECTOR，STD_LOGIC类型等不允许赋初值，一旦赋初值，后面就不能改变。这样设计的理由？

    2、尽管信号量有默认值，但在用之前假如没有赋值语句，就可能报错！

    3、关于信号上升沿的问题，自己在编程运用的过程中发现并非所有信号都能用rising_edge()来做条件，即使你定义该信号时的情况与时钟信号的定义是一样的，具体原因还不明白。

    4、关于变量和信号量的问题:即使定义时用的是同一个数据类型，例如整形INTEGER，但在具体用时却有不同的问题，尽管两者可以赋值，但赋值后有可能会产生奇怪的问题，例如将信号量付给变量，变量的很多运算可能会报错。

    5、VHDL中的算术运算有一些奇怪的特性，对REM取余，MOD取模等对操作数都有限制，但令人难以捉摸。不明白其中的原因。

    6、VHDL中除法运算‘/’好像存在这样一个问题，例如a/b，如果a为变量，则b必须是2的乘方数；而如果a是一个整型数值，则对b没有该要求！这个问题对写程序产生很大的麻烦，不知为什么这样设计，或者有无其他解决办法。