mymodule.v

来自「viterbi algorithm_code_verilog」· Verilog 代码 · 共 11 行

V
11 行
字号 
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//   Verilog file created by I/O Designer
//   Mon Jun 09 10:19:46 2008
//
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module MyModule ();


endmodule

mymodule.v - 源码说明

本页面展示了「viterbi algorithm_code_verilog」中的 mymodule.v 源码文件，采用 Verilog 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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