lp_filter.v

来自「Clock data recovery .........good exampl」· Verilog 代码 · 共 43 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2003 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Application : XAPP868
//  /   /         Filename: lp_filter.v
// /___/   /\     Timestamp: Thu Jan 17 2008
// \   \  /  \
//  \___\/\___\
//
///////////////////////////////////////////////////////////////////////////////
`timescale 1ns / 1ps

module lp_filter(G1, G2, PHASE_IN, PHASE_VALID, CTRL, CLK, RST);
   input [4:0]  G1; // default 19
   input [4:0]  G2;  // default 3
   
   input [15:0]     PHASE_IN;
   input            PHASE_VALID;
   output [19:0]    CTRL;
   
   input            CLK;
   input            RST;
   
   
   wire [31:0]      br5;
   wire [31:0]      br2_long;
   wire [15:0]      br3_long;
   wire [19:0]      br2;
   wire [19:0]      br3;
   
   wire [31:0]      phase_in_ext;
   
   wire [32:0]      integr_next;
  
endmodule