prbschk.v

来自「Clock data recovery .........good exampl」· Verilog 代码 · 共 72 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2003 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Application : XAPP868
//  /   /         Filename: prbschk.v
// /___/   /\     Timestamp: Thu Jan 17 2008
// \   \  /  \
//  \___\/\___\
//
///////////////////////////////////////////////////////////////////////////////
`timescale 1ns / 1ps
module prbschk(CLK2M, EN, RST, ERR, ERR_RST, RT_ERR, PRBSIN);
   input      CLK2M;
   output     RT_ERR;
   reg        RT_ERR;
   input      EN;
   input      RST;
   output     ERR;
   input      ERR_RST;
   input      PRBSIN;
   
   reg [31:0] x;
   wire       cmp;
   reg        err_int;
   
   assign cmp = x[28] ^ x[31];
   assign ERR = err_int;
   
   
   always @(posedge CLK2M or negedge RST)
      if (RST == 1'b0)
         x <= 32'h55555555;
      else
      if (EN==1'b1)
      begin
         x[0] <= PRBSIN;
         x[31:1] <= x[30:0];
      end
   
   
   always @(posedge CLK2M or negedge RST)
      
      if (RST == 1'b0)
         err_int <= 1'b0;
      else 
      begin
         
         if (ERR_RST == 1'b1)
         begin
            err_int <= 1'b0;
            RT_ERR <= 1'b0;
         end
         else
         if (EN==1'b1)
         begin
            err_int <= err_int | (PRBSIN ^ cmp);
            RT_ERR <= PRBSIN ^ cmp;
         end
      end
   
endmodule