vco.v

来自「Clock data recovery .........good exampl」· Verilog 代码 · 共 36 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2003 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Application : XAPP868
//  /   /         Filename: vco.v
// /___/   /\     Timestamp: Thu Jan 17 2008
// \   \  /  \
//  \___\/\___\
//
///////////////////////////////////////////////////////////////////////////////
`timescale 1ns / 1ps

module vco(CTRL, CENTER_F, CLK, RST, SAMPLE_PHASE, PHASE, PHASE_VALID, TST_MSB, SAMPLE_90, SAMPLE_EN);
   input [12:0]  CTRL;
   input [31:0]  CENTER_F;
   input         CLK;
   input         RST;
   input         SAMPLE_PHASE;
   output [15:0] PHASE;
   output        PHASE_VALID;
   output        TST_MSB;
   
   output        SAMPLE_90;
   output        SAMPLE_EN;
   
  

   
endmodule