prbsgen.v

来自「Clock data recovery .........good exampl」· Verilog 代码 · 共 41 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2003 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Application : XAPP868
//  /   /         Filename: prbsgen.v
// /___/   /\     Timestamp: Thu Jan 17 2008
// \   \  /  \
//  \___\/\___\
//
///////////////////////////////////////////////////////////////////////////////
`timescale 1ns / 1ps
module prbsgen(CLK, EN, RST, PRBSOUT);
   input      CLK;
   input      EN;
   input      RST;
   output     PRBSOUT;
   
   reg [31:0] x;
   
   assign PRBSOUT = x[0];
   
   
   always @(posedge CLK or negedge RST)
      if (RST == 1'b0)
         x <= 32'h55555555;
      else 
      if (EN==1)
      begin
         x[0] <= x[31] ^ x[28];
         x[31:1] <= x[30:0];
      end
   
endmodule