f_meter.v

来自「Clock data recovery .........good exampl」· Verilog 代码 · 共 63 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2003 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Application : XAPP868
//  /   /         Filename: f_meter.v
// /___/   /\     Timestamp: Thu Jan 17 2008
// \   \  /  \
//  \___\/\___\
//
///////////////////////////////////////////////////////////////////////////////
`timescale 1ns / 1ps

module f_meter(in_sig);
   input   in_sig;
   //output [63:0]  out_f;
   
   
   reg alt;
   reg [63:0] strt;
   reg [63:0] stp;
   real out_f;
   real out_f_tmp;
   reg [63:0] diff;
   
   always @(in_sig)
   begin: xhdl0
      
      //time    diff;
      
      //reg     alt;
      
      //if (in_sig == 1'b1 )
      //if (~(alt==1) | ~(alt==0))
      //begin
      //    alt=0;
      //end
      if (in_sig == 1 & ~(alt))
      begin
         strt = $realtime;
         alt = 1;
      end
      else if (in_sig == 1 )
      begin
         stp = $realtime;
         diff=(stp-strt);
         //out_f = (stp-strt);
         out_f_tmp = 1.0/(stp-strt);
         alt = 0;
      end
      
   assign out_f=out_f_tmp;   
   end
   
   endmodule