tran_detect.v

来自「Clock data recovery .........good exampl」· Verilog 代码 · 共 48 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2003 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Application : XAPP868
//  /   /         Filename: tran_detect.v
// /___/   /\     Timestamp: Thu Jan 17 2008
// \   \  /  \
//  \___\/\___\
//
///////////////////////////////////////////////////////////////////////////////
`timescale 1ns / 1ps

module TRAN_DETECT(CLK, RST, DATA_IN, DDATA_OUT, S_ENABLE);
   input     CLK;
   input     RST;
   input     DATA_IN;
   output    DDATA_OUT;
   reg       DDATA_OUT;
   output    S_ENABLE;
   reg       S_ENABLE;
   
   reg [1:0] dinreg;
   wire      d2_xor_d3;
   
   assign d2_xor_d3 = dinreg[0] ^ dinreg[1];
   
   always @(posedge CLK or negedge RST)
      if (RST == 1'b0)
      begin
         S_ENABLE <= 1'b0;
         DDATA_OUT <= 1'b0;
         dinreg <= {2{1'b0}};
      end
      else 
      begin
         dinreg[0] <= DATA_IN;
         dinreg[1] <= dinreg[0];
         S_ENABLE <= d2_xor_d3;
         DDATA_OUT <= dinreg[1];
      end
   
endmodule