counter.txt

描述的是一个含计数使能异步复位和计数值并行预置功能8 位的加法

文件名 counter.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY counter IS
PORT (d : IN STD_LOGIC_VECTOR (7 DOWNTO 0);--8 位预置值定义
266 VHDL实用教程
ld, ce, clk, rst : IN std_logic;
q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END counter;
ARCHITECTURE behave OF counter IS
SIGNAL count : STD_LOGIC_VECTOR (7 DOWNTO 0);
BEGIN
PROCESS (clk, rst)
BEGIN
IF rst = '1' THEN count <= (OTHERS =>'0');--复位有效计数置0
ELSIF RISING_EDGE(clk) THEN --有脉冲上升沿则...
IF ld = '1' THEN count <= d; --预置信号为1 时,进行加载操作
ELSIF ce = '1' THEN count <= count + 1;--否则,在计数使能
END IF; --信号为高电平时,进行一次加1 操作
END IF;
END PROCESS;
q <= count; --将计数器中的值向端口输出
END behave;
描述的是一个含计数使能异步复位和计数值并行预置功能8 位的加法