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📄 c_k.hier_info

📁 基于VDHL的38译码器的实现与58分频器的实现 FPGA主芯片:CycloneII EP2C35F672C6
💻 HIER_INFO
字号:
|c_k
CLK => Q~0.DATAA
CLK => CNT[0].CLK
CLK => CNT[1].CLK
CLK => CNT[2].CLK
c_out <= Q~0.DB_MAX_OUTPUT_PORT_TYPE


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