c_k.hier_info

来自「基于VDHL的38译码器的实现与58分频器的实现 FPGA主芯片：Cyclon」· HIER_INFO 代码 · 共 9 行

|c_k
CLK => Q~0.DATAA
CLK => CNT[0].CLK
CLK => CNT[1].CLK
CLK => CNT[2].CLK
c_out <= Q~0.DB_MAX_OUTPUT_PORT_TYPE