cis_test.v

来自「【原创】一个可跨平台的日志管理类」· Verilog 代码 · 共 67 行

`timescale 1ns/1ns

 module  cie_scan_test;
  // Inputs
	reg CLK;
	reg RESET;


// Outputs
	wire LOCK;
	wire clk1;
	wire sp;
	wire tr;
	wire [7:0] light;
	wire CLKOP;


// Bidirs


// Instantiate the UUT
	cis_system UUT (
		.CLK, 
		.RESET, 
		.LOCK, 
		.clk1, 
		.sp, 
		.tr, 
		.light, 
		.CLKOP
	);
   parameter  high_time =30;                                                 
   parameter  low_time =30;
   parameter  pixel_count=1288 ;                                              
    parameter  color      =1;  
    parameter  light_time=20;                                                  
   //  parameter  vol_ref   =150;                                                 
    parameter  spi_width =6;                                                 
    parameter  delay_time=3;                                                   
    parameter  preclock = 10;

  parameter   step =100;
 
  always   #(step/50)  CLK=~CLK;

// Initialize Inputs


	initial begin
		CLK = 0;
		RESET = 0;
		   #(step/20)   RESET  =1;
   #(step/10)   RESET = 0;
   #(step/5)    RESET  =1;

     
  
	end







 endmodule