encode.v

十六位编解码器

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:    09:37:19 03/31/09
// Design Name:    
// Module Name:    Encode2
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module Encode(GCLK_64M, SEGMENT,TXSUB,TX);
    input GCLK_64M;
    input [4:0]SEGMENT;
	 input [15:0]TXSUB;

	 output TX;
	 reg  TX;
	 reg  [15:0]TX_REG; //发送缓存

	 always @(posedge GCLK_64M)
	   begin
		  if(SEGMENT[4:0]==0)
		    TX_REG<=TXSUB;
		  if(SEGMENT[4:0]==1)
			 TX<=TX_REG[0];
		  else if(SEGMENT[4:0]==3)
		         TX<=TX_REG[1];
		  else if(SEGMENT[4:0]==5)
				   TX<=TX_REG[2];
		  else if(SEGMENT[4:0]==7)
					TX<=TX_REG[3];
		  else if(SEGMENT[4:0]==9)
		         TX<=TX_REG[4];
		  else if(SEGMENT[4:0]==11)
				   TX<=TX_REG[5];
		  else if(SEGMENT[4:0]==13)
		         TX<=TX_REG[6];
		  else if(SEGMENT[4:0]==15)
				   TX<=TX_REG[7];
		  else if(SEGMENT[4:0]==17)
					TX<=TX_REG[8];
		  else if(SEGMENT[4:0]==19)
		         TX<=TX_REG[9];
		  else if(SEGMENT[4:0]==21)
				   TX<=TX_REG[10];
		  else if(SEGMENT[4:0]==23)
		  			TX<=TX_REG[11];
		  else if(SEGMENT[4:0]==25)
		         TX<=TX_REG[12];
		  else if(SEGMENT[4:0]==27)
				   TX<=TX_REG[13];
		  else if(SEGMENT[4:0]==29)
		         TX<=TX_REG[14];
		  else if(SEGMENT[4:0]==31)
				   TX<=TX_REG[15];         
		end


endmodule