📄 caideng.fit.rpt
字号:
; lpm_counter:\x1:a[0]_rtl_1|alt_counter_f10ke:wysi_counter|counter_cell[2]~COUT ; 1 ;
; lpm_counter:\x1:a[0]_rtl_1|alt_counter_f10ke:wysi_counter|counter_cell[0]~COUT ; 1 ;
; LessThan~98 ; 1 ;
; lpm_counter:\x1:a[0]_rtl_1|alt_counter_f10ke:wysi_counter|counter_cell[1]~COUT ; 1 ;
; lpm_counter:\x1:a[0]_rtl_1|alt_counter_f10ke:wysi_counter|q[9] ; 1 ;
+--------------------------------------------------------------------------------+---------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 352 ;
; 1 ; 2 ;
; 2 ; 1 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 3 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 354 ;
; 1 ; 2 ;
; 2 ; 1 ;
; 3 ; 2 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 352 ;
; 1 ; 1 ;
; 2 ; 2 ;
; 3 ; 3 ;
; 4 ; 0 ;
; 5 ; 2 ;
+----------------------------+----------------+
+-------------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+----------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+----------------------+-----------------------------+------------------------------+
; A ; 5 / 144 ( 3 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; B ; 6 / 144 ( 4 % ) ; 2 / 72 ( 2 % ) ; 0 / 72 ( 0 % ) ;
; C ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; D ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; E ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; F ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; G ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; H ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; I ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; J ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; Total ; 11 / 1440 ( < 1 % ) ; 2 / 720 ( < 1 % ) ; 0 / 720 ( 0 % ) ;
+-------+----------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 2 / 24 ( 8 % ) ;
; 15 ; 1 / 24 ( 4 % ) ;
; 16 ; 1 / 24 ( 4 % ) ;
; 17 ; 1 / 24 ( 4 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 6 / 24 ( 25 % ) ;
; 20 ; 1 / 24 ( 4 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; 25 ; 0 / 24 ( 0 % ) ;
; 26 ; 0 / 24 ( 0 % ) ;
; 27 ; 0 / 24 ( 0 % ) ;
; 28 ; 0 / 24 ( 0 % ) ;
; 29 ; 0 / 24 ( 0 % ) ;
; 30 ; 0 / 24 ( 0 % ) ;
; 31 ; 0 / 24 ( 0 % ) ;
; 32 ; 0 / 24 ( 0 % ) ;
; 33 ; 0 / 24 ( 0 % ) ;
; 34 ; 0 / 24 ( 0 % ) ;
; 35 ; 0 / 24 ( 0 % ) ;
; 36 ; 0 / 24 ( 0 % ) ;
; Total ; 12 / 864 ( 1 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 48 ( 0 % ) ;
+-------+-------------------+
+-------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+----------------------+
; Resource ; Usage ;
+--------------------------------+----------------------+
; Registers ; 14 / 2,880 ( < 1 % ) ;
; Total LABs ; 0 / 360 ( 0 % ) ;
; Logic elements in carry chains ; 14 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 9 / 147 ( 6 % ) ;
; -- Clock pins ; 1 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 1 ;
; EABs ; 0 / 10 ( 0 % ) ;
; Total memory bits ; 0 / 40,960 ( 0 % ) ;
; Total RAM block bits ; 0 / 40,960 ( 0 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 14 ;
; Total fan-out ; 105 ;
; Average fan-out ; 2.69 ;
+--------------------------------+----------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+--------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+--------------------------------------------------------------------+
; |caideng ; 30 (15) ; 14 ; 0 ; 9 ; 16 (15) ; 0 (0) ; 14 (0) ; 14 (0) ; |caideng ;
; |lpm_counter:\x1:a[0]_rtl_1| ; 10 (0) ; 10 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |caideng|lpm_counter:\x1:a[0]_rtl_1 ;
; |alt_counter_f10ke:wysi_counter| ; 10 (10) ; 10 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (10) ; 10 (10) ; |caideng|lpm_counter:\x1:a[0]_rtl_1|alt_counter_f10ke:wysi_counter ;
; |lpm_counter:b_rtl_0| ; 5 (0) ; 4 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; |caideng|lpm_counter:b_rtl_0 ;
; |alt_counter_f10ke:wysi_counter| ; 5 (5) ; 4 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 4 (4) ; 4 (4) ; |caideng|lpm_counter:b_rtl_0|alt_counter_f10ke:wysi_counter ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+--------------------------------------------------------------------+
+-------------------------------+
; Delay Chain Summary ;
+------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+------+----------+-------------+
; clk ; Input ; OFF ;
; y[7] ; Output ; OFF ;
; y[6] ; Output ; OFF ;
; y[5] ; Output ; OFF ;
; y[4] ; Output ; OFF ;
; y[3] ; Output ; OFF ;
; y[2] ; Output ; OFF ;
; y[1] ; Output ; OFF ;
; y[0] ; Output ; OFF ;
+------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in G:/cd/caideng.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
Info: Processing started: Wed Mar 18 21:47:09 2009
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off caideng -c caideng
Info: Selected device EP1K50QC208-3 for design "caideng"
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Wed Mar 18 2009 at 21:47:10
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Wed Mar 18 21:47:13 2009
Info: Elapsed time: 00:00:05
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