xianshi.v

来自「这是一个给予FPGA的动态显示代码」· Verilog 代码 · 共 12 行

module xianshi(sclk,xrst,work,re,r_add,r_data,red_data,grn_data,com_drv,led_clk);
input sclk,xrst,work,re;
input [4:0]r_add;
input [15:0]r_data;
output led_clk;
output [15:0]red_data,grn_data,com_drv;
wire led_dc,red;
tim(sclk,xrst,led_clk);
drive(sclk,xrst,work,re,led_clk,r_add,led_dc,red,com_drv);
led_latcha(sclk,xrst,led_dc,red,r_data,red_data,grn_data);
endmodule