drive.v

来自「这是一个给予FPGA的动态显示代码」· Verilog 代码 · 共 38 行

module drive(sclk,xrst,work,re,led_clk,r_add,led_dc,red,com_drv);
input sclk,xrst,work,re,led_clk;
input [4:0]r_add;
output led_dc,red;
output [15:0]com_drv;
reg [15:0]com_drv;
dc(sclk,led_clk,re,r_add[0],led_dc,red);
always@(posedge sclk or negedge xrst)begin
  if(xrst==1'b0)begin
    com_drv<=16'h0000;
                end
  else if(work==1'b0)begin
    com_drv<=16'h0000;
                     end
 else if(led_dc==1'b1)begin
com_drv[0]<=(~r_add[4])&(~r_add[3])&(~r_add[2])&(~r_add[1]);
com_drv[1]<=(~r_add[4])&(~r_add[3])&(~r_add[2])&(r_add[1]);
com_drv[2]<=(~r_add[4])&(~r_add[3])&(r_add[2])&(~r_add[1]);
com_drv[3]<=(~r_add[4])&(~r_add[3])&(r_add[2])&(r_add[1]);
com_drv[4]<=(~r_add[4])&(r_add[3])&(~r_add[2])&(~r_add[1]);
com_drv[5]<=(~r_add[4])&(r_add[3])&(~r_add[2])&(r_add[1]);
com_drv[6]<=(~r_add[4])&(r_add[3])&(r_add[2])&(~r_add[1]);
com_drv[7]<=(~r_add[4])&(r_add[3])&(r_add[2])&(r_add[1]);
com_drv[8]<=(r_add[4])&(~r_add[3])&(~r_add[2])&(~r_add[1]);
com_drv[9]<=(r_add[4])&(~r_add[3])&(~r_add[2])&(r_add[1]);
com_drv[10]<=(r_add[4])&(~r_add[3])&(r_add[2])&(~r_add[1]);
com_drv[11]<=(r_add[4])&(~r_add[3])&(r_add[2])&(r_add[1]);
com_drv[12]<=(r_add[4])&(r_add[3])&(~r_add[2])&(~r_add[1]);
com_drv[13]<=(r_add[4])&(r_add[3])&(~r_add[2])&(r_add[1]);
com_drv[14]<=(r_add[4])&(r_add[3])&(r_add[2])&(~r_add[1]);
com_drv[15]<=(r_add[4])&(r_add[3])&(r_add[2])&(r_add[1]);
                     end
  else begin
    com_drv[15:0]<=com_drv[15:0];
       end
                                      end
endmodule