dc.v

来自「这是一个给予FPGA的动态显示代码」· Verilog 代码 · 共 16 行

module dc(sclk,led_clk,re,r_add,led_dc,red);
input sclk,led_clk,re,r_add;
output led_dc,red;
reg a;
always@(posedge sclk)begin
if(re==1'b0)begin
a<=a|led_clk;
end
else begin
a<=led_clk;
end
end
assign red=re&a&~r_add;
assign led_dc=re&a&r_add;
endmodule